JPS59723A - 入出力インタ−フエ−ス制御方式 - Google Patents
入出力インタ−フエ−ス制御方式Info
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- JPS59723A JPS59723A JP10973082A JP10973082A JPS59723A JP S59723 A JPS59723 A JP S59723A JP 10973082 A JP10973082 A JP 10973082A JP 10973082 A JP10973082 A JP 10973082A JP S59723 A JPS59723 A JP S59723A
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- JP
- Japan
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- data transfer
- control circuit
- input
- control
- protocol
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、チャネルと入出力装置間の入出力インターフ
ェース制御方式に関する。
ェース制御方式に関する。
従来技術
従来技術では、ラインプリンタ（ＬＰ）、カ−ドリーダ
（ＣＲ）等の低速の入出力装置（ＩＯ）はバイトマルチ
プレクサチャネル（ＢＹＭＰＸＣＨ）に接続し、磁気デ
ィスク装置（ＤＩＳＫ）、磁気テープ装置（ＭＴ）等の
高速のＩＯは、ブロックマルチプレクサチャネル（ＢＬ
ＭＰＸＣＨ）に接続し、チャネル（ＣＨ）のタイプによ
ってＩＯインターフェース（ＩＦ）のデータ転送プロト
コルが決まっていた。ところが最近、工０の高速化ある
いは。
（ＣＲ）等の低速の入出力装置（ＩＯ）はバイトマルチ
プレクサチャネル（ＢＹＭＰＸＣＨ）に接続し、磁気デ
ィスク装置（ＤＩＳＫ）、磁気テープ装置（ＭＴ）等の
高速のＩＯは、ブロックマルチプレクサチャネル（ＢＬ
ＭＰＸＣＨ）に接続し、チャネル（ＣＨ）のタイプによ
ってＩＯインターフェース（ＩＦ）のデータ転送プロト
コルが決まっていた。ところが最近、工０の高速化ある
いは。
ＩＯＩＦケーブル長の制限緩和の面より、ＢＬＭＰＸＣ
Ｈに接続される■０の中に、複数のデータ転送プロトコ
ルンサポートシ、これらを動作に応じて切替える工０が
出現している。
Ｈに接続される■０の中に、複数のデータ転送プロトコ
ルンサポートシ、これらを動作に応じて切替える工０が
出現している。
このため同−ＣＨに、データ転送プロトコルの異なる■
０を直列的に接続する必要が生じてきた。しかし従来Ｃ
Ｈでは、これらをサポートできなかった。
０を直列的に接続する必要が生じてきた。しかし従来Ｃ
Ｈでは、これらをサポートできなかった。
発明の目的
本発明の目的は、前記従来技術の問題を解決し、同一〇
Ｈにデータ転送プロトコルの異なるｌｏ−ｇ直列的に接
続することを可能にすることである。また、ＣＨのハー
ドウェアヶ一種にして、各１０毎にＢ Ｙ Ｍ Ｐ Ｘ
モード、ＢＬＭＰＸモードかの切替を可能とすることで
ある、本発明では、ＣＨは、ＣＨタイプや使用するデー
タ転送プロトコル−７１０毎に記憶しておく。
Ｈにデータ転送プロトコルの異なるｌｏ−ｇ直列的に接
続することを可能にすることである。また、ＣＨのハー
ドウェアヶ一種にして、各１０毎にＢ Ｙ Ｍ Ｐ Ｘ
モード、ＢＬＭＰＸモードかの切替を可能とすることで
ある、本発明では、ＣＨは、ＣＨタイプや使用するデー
タ転送プロトコル−７１０毎に記憶しておく。
一方■０は、使用するデータ転送プロトコル制御回路お
よび動作に応じてデータ転送プロトコル制御回路を選択
し、切替える。これにより、接続される１０タイプ、実
行さ扛るコマンドに応じてｌ０ＩＰのデータ転送プロト
コルケ切替辷るものである。
よび動作に応じてデータ転送プロトコル制御回路を選択
し、切替える。これにより、接続される１０タイプ、実
行さ扛るコマンドに応じてｌ０ＩＰのデータ転送プロト
コルケ切替辷るものである。
発明の実施例
本発明の実施例を第１図〜第５図により説明する。第１
図はデータ処理装置全体の構成を示している。ＣＨ４の
各々には一柳準ｌ０ＩＦｓを介してｌＯ６〜９が接続さ
れている。ＣＨ４の各々は、チャネル制御装＠（ＣＩ−
３０）３、演算処理装ｆｋ、（ＢＰＵ）２の制御の下に
、主記憶装置（ＭＳ）１とＩＯ６〜９間のデータ転送を
制御する。標準ｌ０ＩＦ５は、制御信号線、データ線よ
り構成され、これらの信号の組合せ応答により、■０６
〜９の選択、起動指示、データ転送、ＩＯの状態報告な
どのシーケンスが制御される。データ転送のプロトコル
としては、低速のＬＰ、ＣＲ＃Ｙ接続し、バイトマルチ
プレクシング（ＩＯＩＦｖ各工０がデータをバイト単位
で時分割で使用する）で１行うもの、高速のＤＩＳＫ等
のＩＯｉ接続してブロックマルチフ゛レクシング（ＩＯ
ＩＦｖ各ＩＣＩがデータ音ブロック単位で時分割で使用
する）で行うものなどがある。
図はデータ処理装置全体の構成を示している。ＣＨ４の
各々には一柳準ｌ０ＩＦｓを介してｌＯ６〜９が接続さ
れている。ＣＨ４の各々は、チャネル制御装＠（ＣＩ−
３０）３、演算処理装ｆｋ、（ＢＰＵ）２の制御の下に
、主記憶装置（ＭＳ）１とＩＯ６〜９間のデータ転送を
制御する。標準ｌ０ＩＦ５は、制御信号線、データ線よ
り構成され、これらの信号の組合せ応答により、■０６
〜９の選択、起動指示、データ転送、ＩＯの状態報告な
どのシーケンスが制御される。データ転送のプロトコル
としては、低速のＬＰ、ＣＲ＃Ｙ接続し、バイトマルチ
プレクシング（ＩＯＩＦｖ各工０がデータをバイト単位
で時分割で使用する）で１行うもの、高速のＤＩＳＫ等
のＩＯｉ接続してブロックマルチフ゛レクシング（ＩＯ
ＩＦｖ各ＩＣＩがデータ音ブロック単位で時分割で使用
する）で行うものなどがある。
従来、こ扛らのデータ転送プロトコルに応じて、ＣＨ４
としては、バイトマルチプレクシングを制御するＢ Ｙ
Ｍ Ｐ Ｘ Ｃ）］と、ブロック々ルテブレクシング
を制御するＢＬＭＰＸＣＨというように、別々のＣＨが
設計されていた。ＩＯのデータ転送の高速化、ｌ０ＩＦ
５のケーブル長の制限緩和の面から、ＢＬＭＰＸＣＨの
データ転送プロトコルについても、第２図のような。
としては、バイトマルチプレクシングを制御するＢ Ｙ
Ｍ Ｐ Ｘ Ｃ）］と、ブロック々ルテブレクシング
を制御するＢＬＭＰＸＣＨというように、別々のＣＨが
設計されていた。ＩＯのデータ転送の高速化、ｌ０ＩＦ
５のケーブル長の制限緩和の面から、ＢＬＭＰＸＣＨの
データ転送プロトコルについても、第２図のような。
制御信号の応答形式のもの（以下ノーマルプロトコルと
称す。）から、第６図に示すような応答形式ンとらずに
高速転送をサポートするようなもの（以下高速プロトコ
ルと称す）がある。
称す。）から、第６図に示すような応答形式ンとらずに
高速転送をサポートするようなもの（以下高速プロトコ
ルと称す）がある。
これらのプロトコルの切替制御について次に説明する。
第４図は、ＣＨＣｓ、ＣＨ４，ＩＯｓの主要機能プロク
ク図を示す。ＣＨＣ３は複数のＣＨ４Ｙ集中して制御す
る。制御記憶１１（以下Ｃ８と称す）の内容（マイクロ
プログラム）が制御記憶制御回路１００制御下で、順次
、制御記憶レジスタ１２に読出され、局所記憶アドレス
１６、局所記憶１４、演算器１５などを制御している。
ク図を示す。ＣＨＣ３は複数のＣＨ４Ｙ集中して制御す
る。制御記憶１１（以下Ｃ８と称す）の内容（マイクロ
プログラム）が制御記憶制御回路１００制御下で、順次
、制御記憶レジスタ１２に読出され、局所記憶アドレス
１６、局所記憶１４、演算器１５などを制御している。
デコード回路１７は制御記憶レジスタ１２の内容乞デコ
ードし、ＣＨＣ３，ＣＨ４内のレジスタのセット、リセ
ットヶ制御している。Ｃ）ｌ −ＩＯアドレス保持回路
１６は、ＣＨＣ３内にあって、実行中のＣ）ｌ及び■０
のアドレスを保持している。これらのアドレスは、ＣＨ
４の選択の他に、局所記憶アドレス１３に送られて、局
所記憶１４に保持されているＣＨ４０制御情報、ＩＯ６
〜９の制御情報の読書きアドレスとして使用される。局
所記憶１４には一各工０アドレスに対応するＣＨタイプ
、ＩＯタイプを保持する制御情報（以下ＩＯＷと称す。
ードし、ＣＨＣ３，ＣＨ４内のレジスタのセット、リセ
ットヶ制御している。Ｃ）ｌ −ＩＯアドレス保持回路
１６は、ＣＨＣ３内にあって、実行中のＣ）ｌ及び■０
のアドレスを保持している。これらのアドレスは、ＣＨ
４の選択の他に、局所記憶アドレス１３に送られて、局
所記憶１４に保持されているＣＨ４０制御情報、ＩＯ６
〜９の制御情報の読書きアドレスとして使用される。局
所記憶１４には一各工０アドレスに対応するＣＨタイプ
、ＩＯタイプを保持する制御情報（以下ＩＯＷと称す。
）も保持している。第５図にＩＯＷの例を示す。
ＣＨ４には、マイクロ命令の制御で、局所記憶１４ｊり
読出された動作中のＣＨ，ＩＯに対応するｌ０Ｗｖ各々
記憶しておくためのＣＨタイプレジスタ１８と、ＩＯタ
イプレジスタ１９がある。ノーマルプロトコル制御回路
２０、高速プロトコル制御回路２１は、ｌ０ＩＦ５での
該当のデータ転送プロトコルを制御する回路である。
読出された動作中のＣＨ，ＩＯに対応するｌ０Ｗｖ各々
記憶しておくためのＣＨタイプレジスタ１８と、ＩＯタ
イプレジスタ１９がある。ノーマルプロトコル制御回路
２０、高速プロトコル制御回路２１は、ｌ０ＩＦ５での
該当のデータ転送プロトコルを制御する回路である。
ｌ０ＩＦ制御回路２２は、ｌ０ＩＦ５の信号線で指定さ
れるプロトコル指定ケ解読する機能も有する回路である
。ＣＨ切替回路２３は、ＣＨタイプレジスタ１８．１０
タイプレジスタ１９．ｌ０ＩＦ制御回路２２の出力によ
りノーマルプロトコル制御回路２０、高速プロトコル制
御回路２１ヲ切替えるものである。
れるプロトコル指定ケ解読する機能も有する回路である
。ＣＨ切替回路２３は、ＣＨタイプレジスタ１８．１０
タイプレジスタ１９．ｌ０ＩＦ制御回路２２の出力によ
りノーマルプロトコル制御回路２０、高速プロトコル制
御回路２１ヲ切替えるものである。
ＩＯ８にも−ＣＨ４と同じように、ＩＯのノーマルプロ
トコル制御回路２５、高速プロトコル制御回路２６があ
り、これ乞プロトコル制御回路２７（実行するコマンド
、動作の内容により使用するプロトコルケ切替える）の
出力によって１０切替回路２４によって切替えて、ｌ０
ＩＦ５の制御を行う。
トコル制御回路２５、高速プロトコル制御回路２６があ
り、これ乞プロトコル制御回路２７（実行するコマンド
、動作の内容により使用するプロトコルケ切替える）の
出力によって１０切替回路２４によって切替えて、ｌ０
ＩＦ５の制御を行う。
次に動作ケ説明する。局所記憶１４には、あらかじめ接
続され石工００タイプに応じて対応するＩＯＷ’Ｙ格納
しておく。マイクロプログラムでは、］、 ０６〜９に
起動をかげる前に、局所記憶１４よりＣＨ・１０アドレ
ス保持回路１６で保持しているＣＨ，ＩＯに対１ろＩＯ
Ｗを読出して、ＣＨタイプレジスタ１ｓ−ＩＯタイプレ
ジスタ１９にセクトする。ＣＨＣ３よりＣｌ−１４に起
動指示が出されると、ＣＨ４は、ｌ０ＩＦ’制御回路２
２の制御によって、１０ＩＦ５を介してＩＯ８に起動を
かける。Ｉ（Ｊ８は、Ｉ ＯＩ Ｐ制御回路２８で応答
ｊる。この起動が成功ｊると、データ７・転送が開始さ
れる。データ転送は、１０（Ｓ〜９まりの８ ＲＶ Ｉ
ＮあるいはＤＡＴＩＮ信号（第２図参′照）により開
始される。ＩＯ８は、ｌ０ＩＦ５’Ｙ介して送り込まれ
たコマンドをプロトコル制御回路２７に保持し、高速デ
ータ転送プロトコルを使用する場合は、高速プロトコル
制御回路２６ヲ選択して、ＤＡＴＩＮよりデータサービ
スケ開始する。Ｃｌ−１４は、ｌ０ＩＦ制御回路２２が
ＤＡＴＩＮ信号先に受付けて、かつＩＯタイプレジスタ
１９が高速プロトコルを指定していると、ＣＢ切替回路
２３で高速プロトコル制御回路２１ヲ選択し、高速プロ
トコルでｌ０ＩＦ５の制御を行う。
続され石工００タイプに応じて対応するＩＯＷ’Ｙ格納
しておく。マイクロプログラムでは、］、 ０６〜９に
起動をかげる前に、局所記憶１４よりＣＨ・１０アドレ
ス保持回路１６で保持しているＣＨ，ＩＯに対１ろＩＯ
Ｗを読出して、ＣＨタイプレジスタ１ｓ−ＩＯタイプレ
ジスタ１９にセクトする。ＣＨＣ３よりＣｌ−１４に起
動指示が出されると、ＣＨ４は、ｌ０ＩＦ’制御回路２
２の制御によって、１０ＩＦ５を介してＩＯ８に起動を
かける。Ｉ（Ｊ８は、Ｉ ＯＩ Ｐ制御回路２８で応答
ｊる。この起動が成功ｊると、データ７・転送が開始さ
れる。データ転送は、１０（Ｓ〜９まりの８ ＲＶ Ｉ
ＮあるいはＤＡＴＩＮ信号（第２図参′照）により開
始される。ＩＯ８は、ｌ０ＩＦ５’Ｙ介して送り込まれ
たコマンドをプロトコル制御回路２７に保持し、高速デ
ータ転送プロトコルを使用する場合は、高速プロトコル
制御回路２６ヲ選択して、ＤＡＴＩＮよりデータサービ
スケ開始する。Ｃｌ−１４は、ｌ０ＩＦ制御回路２２が
ＤＡＴＩＮ信号先に受付けて、かつＩＯタイプレジスタ
１９が高速プロトコルを指定していると、ＣＢ切替回路
２３で高速プロトコル制御回路２１ヲ選択し、高速プロ
トコルでｌ０ＩＦ５の制御を行う。
データ転送が終了して、次の新しいコマンドが発行され
るまでは、この状態が続く。ＩＯ８の動作が終了し、次
にＩＯ９でデータ転送を行う場合は、同様に、ＩＯ９に
対応するＩＯＷを読出してきて、ｌ０ＩＦ５の制御を行
う。
るまでは、この状態が続く。ＩＯ８の動作が終了し、次
にＩＯ９でデータ転送を行う場合は、同様に、ＩＯ９に
対応するＩＯＷを読出してきて、ｌ０ＩＦ５の制御を行
う。
発明の効果
本発明によれば、一つのＣ）］にデータ転送プロトコル
の異なる工０を直列的に接続し、各々の■０で別々のプ
ロトコルでデータ転送乞行うことが可能になる。またＣ
Ｈン、データ転送のプロトコルに応じてＢＹＭＰＸモー
ド、ＢＬＭＰＸモードと別々にする必要もなく１局所記
憶の内容乞変えることにより任意のＣＨに、任意の工０
乞接続することが可能となる。
の異なる工０を直列的に接続し、各々の■０で別々のプ
ロトコルでデータ転送乞行うことが可能になる。またＣ
Ｈン、データ転送のプロトコルに応じてＢＹＭＰＸモー
ド、ＢＬＭＰＸモードと別々にする必要もなく１局所記
憶の内容乞変えることにより任意のＣＨに、任意の工０
乞接続することが可能となる。
第１図は、データ処理装置全体の構成ン示す図、第２図
はノーマルデータ転送プロトコルの例を示す図、第３図
は高速データ転送プロトコルの例乞示す図、第４図は関
連ｊるＣ）ｌ、ＩＯのブロック図、第５因は、制御情報
（ＩＯＷ）のフォーマット例ン示す図である。 １・・・ＭＳ ２・・・ＢＰＵ３・・・
ＣＨＣ４・・ＣＨ ５１，■ＯＩＦ ６〜９・・ｌ０１０・・・制御
記憶制御回路 １１・・Ｃ♂１２・・・制御記憶レジ
スタ １３・・・局所記憶アドレス １４・・・局所記憶１
５・・・演算器 １６・・・ＣＨ＠ＩＯアドレス保持回路１７・・・デコ
ード回路 １８・・・ＣＨタイプレジスタ １９・・ＩＯタイプレジスタ ２０・・・ノーマルプロトコル制御回路２１・・・高速
プロトコル制御回路 ２２、・、ｌ０ＩＰ制御回路 ２３・・・ＣＨ切替回路 ２４・・・工０切替回路 ２５・・・ノーマルプロトコル制御回路２６・・・高速
プロトコル制御回路 ２７・・・プロトコル制御回路 ２８ ＝、Ｉ ＯＩ Ｆ制御回路
はノーマルデータ転送プロトコルの例を示す図、第３図
は高速データ転送プロトコルの例乞示す図、第４図は関
連ｊるＣ）ｌ、ＩＯのブロック図、第５因は、制御情報
（ＩＯＷ）のフォーマット例ン示す図である。 １・・・ＭＳ ２・・・ＢＰＵ３・・・
ＣＨＣ４・・ＣＨ ５１，■ＯＩＦ ６〜９・・ｌ０１０・・・制御
記憶制御回路 １１・・Ｃ♂１２・・・制御記憶レジ
スタ １３・・・局所記憶アドレス １４・・・局所記憶１
５・・・演算器 １６・・・ＣＨ＠ＩＯアドレス保持回路１７・・・デコ
ード回路 １８・・・ＣＨタイプレジスタ １９・・ＩＯタイプレジスタ ２０・・・ノーマルプロトコル制御回路２１・・・高速
プロトコル制御回路 ２２、・、ｌ０ＩＰ制御回路 ２３・・・ＣＨ切替回路 ２４・・・工０切替回路 ２５・・・ノーマルプロトコル制御回路２６・・・高速
プロトコル制御回路 ２７・・・プロトコル制御回路 ２８ ＝、Ｉ ＯＩ Ｆ制御回路
Claims (1)
- チャネルに、接続さｎる各入出力装置毎のデータ転送プ
ロトコルタイプとチャネルのタイプとを記憶しておく手
段、各種のデータ転送プロトコルを制御する手段および
データ転送プロトコル制御を切替える手段を設け、また
入出力装置に、各種のデータ転送プロトコルを制御する
手段およびデータ転送プロトコル制御切替える手段を設
けて、接続される入出力装置のタイプあるいは実行され
るコマンドに応じてデータ転送プロトコルを切替えられ
るようにしたこと暑特徴とする入出力インターフェース
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10973082A JPS59723A (ja) | 1982-06-28 | 1982-06-28 | 入出力インタ−フエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10973082A JPS59723A (ja) | 1982-06-28 | 1982-06-28 | 入出力インタ−フエ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59723A true JPS59723A (ja) | 1984-01-05 |
Family
ID=14517780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10973082A Pending JPS59723A (ja) | 1982-06-28 | 1982-06-28 | 入出力インタ−フエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59723A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131358A (ja) * | 1985-12-03 | 1987-06-13 | Nec Corp | デ−タ転送装置 |
| JPS63228250A (ja) * | 1987-03-17 | 1988-09-22 | Fujitsu Ltd | 入出力制御装置 |
| JPS63290430A (ja) * | 1987-05-22 | 1988-11-28 | Yokogawa Electric Corp | バス制御システム |
| US4959130A (en) * | 1988-05-13 | 1990-09-25 | Mira Josowicz | Ultramicroelectrode, process for making same and its application |
| US5924599A (en) * | 1998-01-16 | 1999-07-20 | Flexible Products Company | Dispensing system with unique container attachment |
| CN102096463A (zh) * | 2009-12-15 | 2011-06-15 | 日立乐金资料储存股份有限公司 | 数据输入输出装置 |
| JP2012034375A (ja) * | 2011-08-22 | 2012-02-16 | Hitachi Automotive Systems Ltd | データ通信装置及びそれを用いたコントローラ |
-
1982
- 1982-06-28 JP JP10973082A patent/JPS59723A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131358A (ja) * | 1985-12-03 | 1987-06-13 | Nec Corp | デ−タ転送装置 |
| JPS63228250A (ja) * | 1987-03-17 | 1988-09-22 | Fujitsu Ltd | 入出力制御装置 |
| JPS63290430A (ja) * | 1987-05-22 | 1988-11-28 | Yokogawa Electric Corp | バス制御システム |
| US4959130A (en) * | 1988-05-13 | 1990-09-25 | Mira Josowicz | Ultramicroelectrode, process for making same and its application |
| US5924599A (en) * | 1998-01-16 | 1999-07-20 | Flexible Products Company | Dispensing system with unique container attachment |
| CN102096463A (zh) * | 2009-12-15 | 2011-06-15 | 日立乐金资料储存股份有限公司 | 数据输入输出装置 |
| JP2012034375A (ja) * | 2011-08-22 | 2012-02-16 | Hitachi Automotive Systems Ltd | データ通信装置及びそれを用いたコントローラ |
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