JPH06204257A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH06204257A JPH06204257A JP5001031A JP103193A JPH06204257A JP H06204257 A JPH06204257 A JP H06204257A JP 5001031 A JP5001031 A JP 5001031A JP 103193 A JP103193 A JP 103193A JP H06204257 A JPH06204257 A JP H06204257A
- Authority
- JP
- Japan
- Prior art keywords
- film
- refractory metal
- metal alloy
- gate electrode
- alloy film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲート長の短縮が容易でかつゲート抵抗の十
分低いゲート電極を持つセルフアライメントＧａＡｓＭ
ＥＳＦＥＴの製造方法を提供する。 【構成】 まずイオン注入によってＭＥＳＦＥＴの動作
層を形成し、二酸化珪素ＳｉＯ2 または第１の高融点金
属合金と二酸化珪素ＳｉＯ2 の２層からなるゲート電極
を形成し、これをマスクとしてイオン注入をおこないセ
ルフアライメント（自己整合）で高濃度領域を形成し、
第２の高融点金属合金膜を保護膜として不純物の活性化
アニールをおこなった後、第２の高融点金属合金膜を除
去し、レジスト塗布のあとレジストをゲート電極の頭部
が露出するまでエッチングし、弗化水素酸等により二酸
化珪素ＳｉＯ2 を選択的に除去し、その後Ｔｉ／Ａｕ等
の比抵抗の低い金属膜を蒸着しリフトオフすることによ
り、セルフアライメント（自己整合）で比抵抗の低い金
属膜または比抵抗の低い金属膜と第１の高融点金属合か
ら構成されるゲート電極を形成し、ＡｕＧｅ／Ｎｉ合金
によるソ−ス電極ならびにドレイン電極を形成してＧａ
ＡｓＭＥＳＦＥＴを製造する。
分低いゲート電極を持つセルフアライメントＧａＡｓＭ
ＥＳＦＥＴの製造方法を提供する。 【構成】 まずイオン注入によってＭＥＳＦＥＴの動作
層を形成し、二酸化珪素ＳｉＯ2 または第１の高融点金
属合金と二酸化珪素ＳｉＯ2 の２層からなるゲート電極
を形成し、これをマスクとしてイオン注入をおこないセ
ルフアライメント（自己整合）で高濃度領域を形成し、
第２の高融点金属合金膜を保護膜として不純物の活性化
アニールをおこなった後、第２の高融点金属合金膜を除
去し、レジスト塗布のあとレジストをゲート電極の頭部
が露出するまでエッチングし、弗化水素酸等により二酸
化珪素ＳｉＯ2 を選択的に除去し、その後Ｔｉ／Ａｕ等
の比抵抗の低い金属膜を蒸着しリフトオフすることによ
り、セルフアライメント（自己整合）で比抵抗の低い金
属膜または比抵抗の低い金属膜と第１の高融点金属合か
ら構成されるゲート電極を形成し、ＡｕＧｅ／Ｎｉ合金
によるソ−ス電極ならびにドレイン電極を形成してＧａ
ＡｓＭＥＳＦＥＴを製造する。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体、特にＧａ
Ａｓを用いたショットキーゲート電界効果トランジスタ
（以下ＭＥＳＦＥＴという）の製造方法に関するもので
ある。
Ａｓを用いたショットキーゲート電界効果トランジスタ
（以下ＭＥＳＦＥＴという）の製造方法に関するもので
ある。
【０００２】
【従来の技術】現在、ＧａＡｓＭＥＳＦＥＴを用いた高
周波アナログ集積回路ＭＭＩＣ（Monolithic Microwave
IC ）の開発が盛んに行われているが、より高周波で動
作し低消費電力である集積回路を実現するためには、集
積回路を構成しているＭＥＳＦＥＴの遮断周波数ｆｔや
最大発振周波数ｆｍａｘが高いことが不可欠である。そ
こで、従来から遮断周波数ｆｔや最大発振周波数ｆｍａ
ｘを上げるためにＭＥＳＦＥＴのゲート長Ｌｇを短縮し
ゲート・ソース間容量Ｃｇｓを小さくしたり、ＭＥＳＦ
ＥＴの動作層を高濃度薄層化して相互コンダクタンスｇ
ｍを大きくする方法がとられてきた。またアナログ集積
回路として重要である雑音指数ＮＦを低減するために、
ゲート抵抗Ｒｇやソース抵抗Ｒｓをいかにして低減する
かも重要な課題であった。一方、従来からＧａＡｓＭＥ
ＳＦＥＴの製作技術としてリセスゲートＦＥＴが採用さ
れてきが、ＭＥＳＦＥＴの電気特性を決定するリセスエ
ッチングをウエットエッチング法でおこなうために、エ
ッチング量の精密制御やウエハー面内均一性ならびに再
現性等に大きな問題があった。そこで、最近では従来高
速デジタルＩＣ用に開発され電気特性の面内均一性が良
い高融点金属合金膜をゲート電極に用いたセルフアライ
メント（自己整合）構造ＦＥＴを、高周波アナログ集積
回路に応用しようという試みが盛んである。
周波アナログ集積回路ＭＭＩＣ（Monolithic Microwave
IC ）の開発が盛んに行われているが、より高周波で動
作し低消費電力である集積回路を実現するためには、集
積回路を構成しているＭＥＳＦＥＴの遮断周波数ｆｔや
最大発振周波数ｆｍａｘが高いことが不可欠である。そ
こで、従来から遮断周波数ｆｔや最大発振周波数ｆｍａ
ｘを上げるためにＭＥＳＦＥＴのゲート長Ｌｇを短縮し
ゲート・ソース間容量Ｃｇｓを小さくしたり、ＭＥＳＦ
ＥＴの動作層を高濃度薄層化して相互コンダクタンスｇ
ｍを大きくする方法がとられてきた。またアナログ集積
回路として重要である雑音指数ＮＦを低減するために、
ゲート抵抗Ｒｇやソース抵抗Ｒｓをいかにして低減する
かも重要な課題であった。一方、従来からＧａＡｓＭＥ
ＳＦＥＴの製作技術としてリセスゲートＦＥＴが採用さ
れてきが、ＭＥＳＦＥＴの電気特性を決定するリセスエ
ッチングをウエットエッチング法でおこなうために、エ
ッチング量の精密制御やウエハー面内均一性ならびに再
現性等に大きな問題があった。そこで、最近では従来高
速デジタルＩＣ用に開発され電気特性の面内均一性が良
い高融点金属合金膜をゲート電極に用いたセルフアライ
メント（自己整合）構造ＦＥＴを、高周波アナログ集積
回路に応用しようという試みが盛んである。
【０００３】図５は、従来の高融点金属合金膜をゲート
電極に用いたセルフアライメント（自己整合）構造Ｇａ
ＡｓＭＥＳＦＥＴの製造方法を説明するための各主要工
程における断面図である。
電極に用いたセルフアライメント（自己整合）構造Ｇａ
ＡｓＭＥＳＦＥＴの製造方法を説明するための各主要工
程における断面図である。
【０００４】同図において、まず半絶縁性基板１にレジ
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図５ａ）。次に
半絶縁性基板１の表面に例えばＷＳｉ等の第１の高融点
金属合金膜４をスパッタ法により４００ｎｍ程度の厚さ
で被着（図５ｂ）。次にアルミニウム（Ａｌ）６をマス
クとして反応性イオンエッチング（ＲＩＥ）によって第
１の高融点金属合金膜４をエッチングしゲート電極７を
形成する（図５ｃ）。次にゲート電極７およびレジスト
８をマスクとし 28Ｓｉ+ を加速電圧８０ｋｅＶ、ドーズ
量２×１０13ｃｍ-2の条件でイオン注入しセルフアライ
メント（自己整合）でｎ形高濃度層９を形成する（図５
ｄ）。次に半絶縁性基板１の表面に例えばＳｉ3Ｎ4等の
絶縁膜１７をプラズマＣＶＤ等により１００ｎｍ程度の
厚さで被着し、これを保護膜としてＮ2 雰囲気中８００
℃前後の温度で約１５分の熱処理（活性化アニール）を
行い注入された不純物の活性化を行なう（図５ｅ）。次
に絶縁膜１７の所定の部分をバッファードフッ酸などに
より開口し、リフトオフ法によりＡｕＧｅ／Ｎｉ合金を
２００ｎｍ程度の厚さで被着し、熱処理（シンター）を
施してソース電極１５およびドレイン電極１６を形成し
ＧａＡｓＭＥＳＦＥＴが製造される（図５ｆ）。
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図５ａ）。次に
半絶縁性基板１の表面に例えばＷＳｉ等の第１の高融点
金属合金膜４をスパッタ法により４００ｎｍ程度の厚さ
で被着（図５ｂ）。次にアルミニウム（Ａｌ）６をマス
クとして反応性イオンエッチング（ＲＩＥ）によって第
１の高融点金属合金膜４をエッチングしゲート電極７を
形成する（図５ｃ）。次にゲート電極７およびレジスト
８をマスクとし 28Ｓｉ+ を加速電圧８０ｋｅＶ、ドーズ
量２×１０13ｃｍ-2の条件でイオン注入しセルフアライ
メント（自己整合）でｎ形高濃度層９を形成する（図５
ｄ）。次に半絶縁性基板１の表面に例えばＳｉ3Ｎ4等の
絶縁膜１７をプラズマＣＶＤ等により１００ｎｍ程度の
厚さで被着し、これを保護膜としてＮ2 雰囲気中８００
℃前後の温度で約１５分の熱処理（活性化アニール）を
行い注入された不純物の活性化を行なう（図５ｅ）。次
に絶縁膜１７の所定の部分をバッファードフッ酸などに
より開口し、リフトオフ法によりＡｕＧｅ／Ｎｉ合金を
２００ｎｍ程度の厚さで被着し、熱処理（シンター）を
施してソース電極１５およびドレイン電極１６を形成し
ＧａＡｓＭＥＳＦＥＴが製造される（図５ｆ）。
【０００５】
【発明が解決しようとする課題】従来から高周波アナロ
グ集積回路ＭＭＩＣに用いるＧａＡｓＭＥＳＦＥＴの製
造方法には、リセスゲート構造ＦＥＴにかわって電気特
性の制御性や均一性の面で有利とされるセルフアライメ
ント（自己整合）構造ＦＥＴの採用が検討されてきた。
しかしながら、このようなセルフアライメント（自己整
合）構造に用いられる高融点金属合金膜の比抵抗はＷＳ
ｉで５０〜５００μΩ・ｃｍ程度と、従来のアルミニウ
ムの比抵抗２．５μΩ・ｃｍの２０〜２００倍に及び、
ゲート長を短くすればするほどゲート電極の断面積の減
少からゲート抵抗Ｒｇの増加は無視出来ないものとな
り、ＦＥＴの高周波特性を制限する大きな要因となって
いた。
グ集積回路ＭＭＩＣに用いるＧａＡｓＭＥＳＦＥＴの製
造方法には、リセスゲート構造ＦＥＴにかわって電気特
性の制御性や均一性の面で有利とされるセルフアライメ
ント（自己整合）構造ＦＥＴの採用が検討されてきた。
しかしながら、このようなセルフアライメント（自己整
合）構造に用いられる高融点金属合金膜の比抵抗はＷＳ
ｉで５０〜５００μΩ・ｃｍ程度と、従来のアルミニウ
ムの比抵抗２．５μΩ・ｃｍの２０〜２００倍に及び、
ゲート長を短くすればするほどゲート電極の断面積の減
少からゲート抵抗Ｒｇの増加は無視出来ないものとな
り、ＦＥＴの高周波特性を制限する大きな要因となって
いた。
【０００６】このために熱処理（アニール）後にゲート
電極上にＡｕ等の比抵抗の低い金属を被着してゲート抵
抗Ｒｇを低減する試みも多々あるが、簡易な方法で再現
性良く１μｍ以下の高融点金属合金膜から成るゲート電
極上にＡｕ等を被着することが困難であった。
電極上にＡｕ等の比抵抗の低い金属を被着してゲート抵
抗Ｒｇを低減する試みも多々あるが、簡易な方法で再現
性良く１μｍ以下の高融点金属合金膜から成るゲート電
極上にＡｕ等を被着することが困難であった。
【０００７】本発明は、原理的にどのようにゲート長が
小さくともゲート抵抗Ｒｇの十分低いゲート電極を形成
できる高融点金属合金または低比抵抗の金属膜を用いた
セルフアライメント（自己整合）構造ＧａＡｓＭＥＳＦ
ＥＴの製造方法を提供することを目的とする。
小さくともゲート抵抗Ｒｇの十分低いゲート電極を形成
できる高融点金属合金または低比抵抗の金属膜を用いた
セルフアライメント（自己整合）構造ＧａＡｓＭＥＳＦ
ＥＴの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、まずイオン注入によってＭＥＳＦＥＴの動
作層を形成し、二酸化珪素ＳｉＯ2 または第１の高融点
金属合金と二酸化珪素ＳｉＯ2 の２層からなるゲート電
極を形成し、これをマスクとしてイオン注入をおこない
セルフアライメント（自己整合）で高濃度領域を形成
し、第２の高融点金属合金膜を保護膜として不純物の活
性化アニールをおこなった後、第２の高融点金属合金膜
を除去し、レジスト塗布のあとレジストをゲート電極の
頭部が露出するまでエッチングし、弗化水素酸等により
二酸化珪素ＳｉＯ2 を選択的に除去し、その後Ｔｉ／Ａ
ｕ等の比抵抗の低い金属膜を蒸着しリフトオフすること
により、セルフアライメント（自己整合）で比抵抗の低
い金属膜または比抵抗の低い金属膜と第１の高融点金属
合から構成されるゲート電極を形成して、ＭＥＳＦＥＴ
を製造することを特徴とする。
するために、まずイオン注入によってＭＥＳＦＥＴの動
作層を形成し、二酸化珪素ＳｉＯ2 または第１の高融点
金属合金と二酸化珪素ＳｉＯ2 の２層からなるゲート電
極を形成し、これをマスクとしてイオン注入をおこない
セルフアライメント（自己整合）で高濃度領域を形成
し、第２の高融点金属合金膜を保護膜として不純物の活
性化アニールをおこなった後、第２の高融点金属合金膜
を除去し、レジスト塗布のあとレジストをゲート電極の
頭部が露出するまでエッチングし、弗化水素酸等により
二酸化珪素ＳｉＯ2 を選択的に除去し、その後Ｔｉ／Ａ
ｕ等の比抵抗の低い金属膜を蒸着しリフトオフすること
により、セルフアライメント（自己整合）で比抵抗の低
い金属膜または比抵抗の低い金属膜と第１の高融点金属
合から構成されるゲート電極を形成して、ＭＥＳＦＥＴ
を製造することを特徴とする。
【０００９】
【作用】このようにして、イオン注入によってＭＥＳＦ
ＥＴの動作層を形成し、二酸化珪素ＳｉＯ2 または第１
の高融点金属合金と二酸化珪素ＳｉＯ2 の２層からなる
ゲート電極を形成し、これをマスクとしてイオン注入を
おこないセルフアライメント（自己整合）で高濃度領域
を形成し、第２の高融点金属合金膜を保護膜として不純
物の活性化アニールをおこなった後、第２の高融点金属
合金膜を除去し、レジスト塗布のあとレジストをゲート
電極の頭部が露出するまでエッチングし、弗化水素酸等
により二酸化珪素ＳｉＯ2 を選択的に除去し、その後Ｔ
ｉ／Ａｕ等の比抵抗の低い金属膜を蒸着しリフトオフす
ることにより、セルフアライメント（自己整合）で比抵
抗の低い金属膜または比抵抗の低い金属膜と第１の高融
点金属合から構成され十分に電気抵抗の低いゲート電極
を持ち、相互コンダクタンスｇｍの高いＭＥＳＦＥＴを
容易に再現性良く製造することができる。また、活性化
アニールの保護膜に従来のＳｉＯ2 、Ｓｉ3Ｎ4、ＳｉＯ
XＮYなどの保護膜ではなく高融点金属合金膜を用いるこ
とにより、高温でのＧａＡｓ基板から保護膜へのＧａ原
子やＡｓ原子の外方拡散を効果的に抑制することがで
き、ＧａＡｓ基板のストイキメトリの崩れや導入された
不純物の活性化率の変動ならびに結晶欠陥の発生を少な
くすることができる。この結果、遮断周波数ｆｔおよび
最大発振周波数ｆｍａｘの高い高周波特性に優れたＭＥ
ＳＦＥＴが製造でき、このＭＥＳＦＥＴを用いたＧａＡ
ｓＭＭＩＣは高周波特性に優れ、より低消費電力での動
作が可能となる。
ＥＴの動作層を形成し、二酸化珪素ＳｉＯ2 または第１
の高融点金属合金と二酸化珪素ＳｉＯ2 の２層からなる
ゲート電極を形成し、これをマスクとしてイオン注入を
おこないセルフアライメント（自己整合）で高濃度領域
を形成し、第２の高融点金属合金膜を保護膜として不純
物の活性化アニールをおこなった後、第２の高融点金属
合金膜を除去し、レジスト塗布のあとレジストをゲート
電極の頭部が露出するまでエッチングし、弗化水素酸等
により二酸化珪素ＳｉＯ2 を選択的に除去し、その後Ｔ
ｉ／Ａｕ等の比抵抗の低い金属膜を蒸着しリフトオフす
ることにより、セルフアライメント（自己整合）で比抵
抗の低い金属膜または比抵抗の低い金属膜と第１の高融
点金属合から構成され十分に電気抵抗の低いゲート電極
を持ち、相互コンダクタンスｇｍの高いＭＥＳＦＥＴを
容易に再現性良く製造することができる。また、活性化
アニールの保護膜に従来のＳｉＯ2 、Ｓｉ3Ｎ4、ＳｉＯ
XＮYなどの保護膜ではなく高融点金属合金膜を用いるこ
とにより、高温でのＧａＡｓ基板から保護膜へのＧａ原
子やＡｓ原子の外方拡散を効果的に抑制することがで
き、ＧａＡｓ基板のストイキメトリの崩れや導入された
不純物の活性化率の変動ならびに結晶欠陥の発生を少な
くすることができる。この結果、遮断周波数ｆｔおよび
最大発振周波数ｆｍａｘの高い高周波特性に優れたＭＥ
ＳＦＥＴが製造でき、このＭＥＳＦＥＴを用いたＧａＡ
ｓＭＭＩＣは高周波特性に優れ、より低消費電力での動
作が可能となる。
【００１０】
【実施例】図１は第１の発明の一実施例を説明するため
のもので、ＧａＡｓＭＥＳＦＥＴの製造方法を説明する
ための各主要工程における断面図である。
のもので、ＧａＡｓＭＥＳＦＥＴの製造方法を説明する
ための各主要工程における断面図である。
【００１１】同図において、まず半絶縁性基板１にレジ
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図１ａ）。次に
半絶縁性基板１の表面に例えばＷＳｉ等の第１の高融点
金属合金膜４をスパッタ法により１００ｎｍ程度の厚さ
で被着し、続いてプラズマＣＶＤにより二酸化珪素Ｓｉ
Ｏ2 膜５を５００ｎｍ程度の厚さで堆積する（図１
ｂ）。次にアルミニウム（Ａｌ）６をマスクとして反応
性イオンエッチング（ＲＩＥ）によって高融点金属合金
膜４および二酸化珪素ＳｉＯ2 膜５をエッチングしゲー
ト電極７を形成する（図１ｃ）。次にゲート電極７およ
びレジスト８をマスクとし28Ｓｉ+ を加速電圧８０ｋｅ
Ｖ、ドーズ量２×１０13ｃｍ-2の条件でイオン注入しセ
ルフアライメント（自己整合）でｎ形高濃度層９を形成
する（図１ｄ）。次に半絶縁性基板１の表面に例えばＷ
Ｓｉ等の第２の高融点金属合金膜１０をスパッタ法によ
り１００ｎｍ程度の厚さで被着し、これを保護膜として
Ｎ2 雰囲気中８００℃前後の温度で約１５分の熱処理
（活性化アニール）を行い注入された不純物の活性化を
行なう（図１ｅ）。次に第２の高融点金属合金膜１０を
ＣＦ4＋Ｏ2を用いたプラズマエッチング等によりゲート
電極７に対して選択的に除去し、レジスト１１を１５０
０ｎｍ程度の厚さで塗布してレジストの平坦化を行う。
この時レジスト１１は低粘度の方がより平坦化に適し、
塗布後の熱処理（ポストベーク）を行うことも有効であ
る（図１ｆ）。次にＯ2 プラズマのよる反応性イオンエ
ッチング（ＲＩＥ）によりゲ−ト電極７の頭部が露出す
るまでレジスト１１のエッチングをおこなう。この時レ
ジスト１１の最終的な膜厚は光学的手法を用いた膜厚測
定装置を用いてモニターすることも可能である（図２
ｇ）。次に露出したゲート電極７上部の二酸化珪素Ｓｉ
Ｏ 2 膜５を弗化水素酸を用いて除去し、続いてＴｉ膜１
２およびＡｕ膜１３をそれぞれ５０ｎｍと４００ｎｍの
厚さになるように法線蒸着する（図２ｈ）。次にＴｉ膜
１２およびＡｕ膜１３のリフトオフをおこない、第１の
高融点金属合金膜４上にセルフアライメント（自己整
合）でＴｉ膜１２およびＡｕ膜１３から構成されるゲー
ト電極１４を形成する（図２ｉ）。その後、レジストを
用いたリフトオフによりＡｕＧｅ／Ｎｉ合金を２００ｎ
ｍ程度の厚さで蒸着し熱処理（シンター）を施しソース
電極１５およびドレイン電極１６を形成してＧａＡｓＭ
ＥＳＦＥＴが製造される（図２ｊ）。
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図１ａ）。次に
半絶縁性基板１の表面に例えばＷＳｉ等の第１の高融点
金属合金膜４をスパッタ法により１００ｎｍ程度の厚さ
で被着し、続いてプラズマＣＶＤにより二酸化珪素Ｓｉ
Ｏ2 膜５を５００ｎｍ程度の厚さで堆積する（図１
ｂ）。次にアルミニウム（Ａｌ）６をマスクとして反応
性イオンエッチング（ＲＩＥ）によって高融点金属合金
膜４および二酸化珪素ＳｉＯ2 膜５をエッチングしゲー
ト電極７を形成する（図１ｃ）。次にゲート電極７およ
びレジスト８をマスクとし28Ｓｉ+ を加速電圧８０ｋｅ
Ｖ、ドーズ量２×１０13ｃｍ-2の条件でイオン注入しセ
ルフアライメント（自己整合）でｎ形高濃度層９を形成
する（図１ｄ）。次に半絶縁性基板１の表面に例えばＷ
Ｓｉ等の第２の高融点金属合金膜１０をスパッタ法によ
り１００ｎｍ程度の厚さで被着し、これを保護膜として
Ｎ2 雰囲気中８００℃前後の温度で約１５分の熱処理
（活性化アニール）を行い注入された不純物の活性化を
行なう（図１ｅ）。次に第２の高融点金属合金膜１０を
ＣＦ4＋Ｏ2を用いたプラズマエッチング等によりゲート
電極７に対して選択的に除去し、レジスト１１を１５０
０ｎｍ程度の厚さで塗布してレジストの平坦化を行う。
この時レジスト１１は低粘度の方がより平坦化に適し、
塗布後の熱処理（ポストベーク）を行うことも有効であ
る（図１ｆ）。次にＯ2 プラズマのよる反応性イオンエ
ッチング（ＲＩＥ）によりゲ−ト電極７の頭部が露出す
るまでレジスト１１のエッチングをおこなう。この時レ
ジスト１１の最終的な膜厚は光学的手法を用いた膜厚測
定装置を用いてモニターすることも可能である（図２
ｇ）。次に露出したゲート電極７上部の二酸化珪素Ｓｉ
Ｏ 2 膜５を弗化水素酸を用いて除去し、続いてＴｉ膜１
２およびＡｕ膜１３をそれぞれ５０ｎｍと４００ｎｍの
厚さになるように法線蒸着する（図２ｈ）。次にＴｉ膜
１２およびＡｕ膜１３のリフトオフをおこない、第１の
高融点金属合金膜４上にセルフアライメント（自己整
合）でＴｉ膜１２およびＡｕ膜１３から構成されるゲー
ト電極１４を形成する（図２ｉ）。その後、レジストを
用いたリフトオフによりＡｕＧｅ／Ｎｉ合金を２００ｎ
ｍ程度の厚さで蒸着し熱処理（シンター）を施しソース
電極１５およびドレイン電極１６を形成してＧａＡｓＭ
ＥＳＦＥＴが製造される（図２ｊ）。
【００１２】図３は第２の発明の一実施例を説明するた
めのもので、ＧａＡｓＭＥＳＦＥＴの製造方法を説明す
るための各主要工程における断面図である。
めのもので、ＧａＡｓＭＥＳＦＥＴの製造方法を説明す
るための各主要工程における断面図である。
【００１３】同図において、まず半絶縁性基板１にレジ
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図３ａ）。次に
半絶縁性基板１の表面にプラズマＣＶＤにより二酸化珪
素ＳｉＯ2 膜５を６００ｎｍ程度の厚さで堆積する（図
３ｂ）。次にアルミニウム（Ａｌ）６をマスクとして反
応性イオンエッチング（ＲＩＥ）によって二酸化珪素Ｓ
ｉＯ2 膜５をエッチングしゲート電極７を形成する（図
３ｃ）。次にゲート電極７およびレジスト８をマスクと
し28Ｓｉ+ を加速電圧８０ｋｅＶ、ドーズ量２×１０13
ｃｍ-2の条件でイオン注入しセルフアライメント（自己
整合）でｎ形高濃度層９を形成する（図３ｄ）。次に半
絶縁性基板１の表面に例えばＷＳｉ等の第２の高融点金
属合金膜１０をスパッタ法により１００ｎｍ程度の厚さ
で被着し、これを保護膜としてＮ2 雰囲気中８００℃前
後の温度で約１５分の熱処理（活性化アニール）を行い
注入された不純物の活性化を行なう（図３ｅ）。次に第
２の高融点金属合金膜１０をＣＦ4＋Ｏ2を用いたプラズ
マエッチング等によりゲート電極７に対して選択的に除
去し、レジスト１１を１５００ｎｍ程度の厚さで塗布し
てレジストの平坦化を行う。この時レジスト１１は低粘
度の方がより平坦化に適し、塗布後の熱処理（ポストベ
ーク）を行うことも有効である（図３ｆ）。次にＯ2 プ
ラズマのよる反応性イオンエッチング（ＲＩＥ）により
ゲ−ト電極７の頭部が露出するまでレジスト１１のエッ
チングをおこなう。この時レジスト１１の最終的な膜厚
は光学的手法を用いた膜厚測定装置を用いてモニターす
ることも可能である（図４ｇ）。次に露出したゲート電
極７の二酸化珪素ＳｉＯ2 膜５を弗化水素酸を用いて除
去し、続いてＴｉ膜１２およびＡｕ膜１３をそれぞれ５
０ｎｍと５００ｎｍの厚さになるように法線蒸着する
（図４ｈ）。次にＴｉ膜１２およびＡｕ膜１３のリフト
オフをおこないセルフアライメント（自己整合）でＴｉ
膜１２およびＡｕ膜１３から構成されるゲート電極１４
を形成する（図４ｉ）。その後、レジストを用いたリフ
トオフによりＡｕＧｅ／Ｎｉ合金を２００ｎｍ程度の厚
さで蒸着し熱処理（シンター）を施しソース電極１５お
よびドレイン電極１６を形成してＧａＡｓＭＥＳＦＥＴ
が製造される（図４ｊ）。
スト２をマスクとして29Ｓｉ+ を加速電圧３０ｋｅＶ、
ドーズ量４×１０12ｃｍ-2の条件で選択イオン注入しＭ
ＥＳＦＥＴのｎ形動作層３を形成する（図３ａ）。次に
半絶縁性基板１の表面にプラズマＣＶＤにより二酸化珪
素ＳｉＯ2 膜５を６００ｎｍ程度の厚さで堆積する（図
３ｂ）。次にアルミニウム（Ａｌ）６をマスクとして反
応性イオンエッチング（ＲＩＥ）によって二酸化珪素Ｓ
ｉＯ2 膜５をエッチングしゲート電極７を形成する（図
３ｃ）。次にゲート電極７およびレジスト８をマスクと
し28Ｓｉ+ を加速電圧８０ｋｅＶ、ドーズ量２×１０13
ｃｍ-2の条件でイオン注入しセルフアライメント（自己
整合）でｎ形高濃度層９を形成する（図３ｄ）。次に半
絶縁性基板１の表面に例えばＷＳｉ等の第２の高融点金
属合金膜１０をスパッタ法により１００ｎｍ程度の厚さ
で被着し、これを保護膜としてＮ2 雰囲気中８００℃前
後の温度で約１５分の熱処理（活性化アニール）を行い
注入された不純物の活性化を行なう（図３ｅ）。次に第
２の高融点金属合金膜１０をＣＦ4＋Ｏ2を用いたプラズ
マエッチング等によりゲート電極７に対して選択的に除
去し、レジスト１１を１５００ｎｍ程度の厚さで塗布し
てレジストの平坦化を行う。この時レジスト１１は低粘
度の方がより平坦化に適し、塗布後の熱処理（ポストベ
ーク）を行うことも有効である（図３ｆ）。次にＯ2 プ
ラズマのよる反応性イオンエッチング（ＲＩＥ）により
ゲ−ト電極７の頭部が露出するまでレジスト１１のエッ
チングをおこなう。この時レジスト１１の最終的な膜厚
は光学的手法を用いた膜厚測定装置を用いてモニターす
ることも可能である（図４ｇ）。次に露出したゲート電
極７の二酸化珪素ＳｉＯ2 膜５を弗化水素酸を用いて除
去し、続いてＴｉ膜１２およびＡｕ膜１３をそれぞれ５
０ｎｍと５００ｎｍの厚さになるように法線蒸着する
（図４ｈ）。次にＴｉ膜１２およびＡｕ膜１３のリフト
オフをおこないセルフアライメント（自己整合）でＴｉ
膜１２およびＡｕ膜１３から構成されるゲート電極１４
を形成する（図４ｉ）。その後、レジストを用いたリフ
トオフによりＡｕＧｅ／Ｎｉ合金を２００ｎｍ程度の厚
さで蒸着し熱処理（シンター）を施しソース電極１５お
よびドレイン電極１６を形成してＧａＡｓＭＥＳＦＥＴ
が製造される（図４ｊ）。
【００１４】なお、本実施例はあくまでも一例であり、
本発明の構成を逸脱しない範囲で改良または変更が有り
得ることは言うまでもない。
本発明の構成を逸脱しない範囲で改良または変更が有り
得ることは言うまでもない。
【００１５】
【発明の効果】以上説明したように本発明によれば、ゲ
ート長Ｌｇの極めて短い場合においても、電気抵抗の十
分低いゲート電極を容易に形成することができ、あわせ
てｎ形高濃度領域をセルアライメント（自己整合）で形
成できるため相互コンダクタンスｇｍの高いＭＥＳＦＥ
Ｔを再現性良く均一に製造することができる。また、活
性化アニールの保護膜に従来のＳｉＯ2 、Ｓｉ3Ｎ4、Ｓ
ｉＯXＮYなどの保護膜ではなく高融点金属合金膜を用い
ることにより、高温でのＧａＡｓ基板から保護膜へのＧ
ａ原子やＡｓ原子の外方拡散を効果的に抑制することが
でき、ＧａＡｓ基板のストイキメトリの崩れや導入され
た不純物の活性化率の変動ならびに結晶欠陥の発生を少
なくすることができる。この結果、ＭＥＳＦＥＴのゲー
ト長Ｌｇの短縮が可能となり同時にＦＥＴの高ｇｍ化が
図れ、合わせてゲート・ソース間容量Ｃｇｓが極めて小
さくゲート抵抗Ｒｇの十分低いＧａＡｓＭＥＳＦＥＴを
容易に製造することができる。したがって本発明による
ＭＥＳＦＥＴを用いたＧａＡｓＭＭＩＣは高周波特性に
優れ、より低消費電力での動作が可能となる。
ート長Ｌｇの極めて短い場合においても、電気抵抗の十
分低いゲート電極を容易に形成することができ、あわせ
てｎ形高濃度領域をセルアライメント（自己整合）で形
成できるため相互コンダクタンスｇｍの高いＭＥＳＦＥ
Ｔを再現性良く均一に製造することができる。また、活
性化アニールの保護膜に従来のＳｉＯ2 、Ｓｉ3Ｎ4、Ｓ
ｉＯXＮYなどの保護膜ではなく高融点金属合金膜を用い
ることにより、高温でのＧａＡｓ基板から保護膜へのＧ
ａ原子やＡｓ原子の外方拡散を効果的に抑制することが
でき、ＧａＡｓ基板のストイキメトリの崩れや導入され
た不純物の活性化率の変動ならびに結晶欠陥の発生を少
なくすることができる。この結果、ＭＥＳＦＥＴのゲー
ト長Ｌｇの短縮が可能となり同時にＦＥＴの高ｇｍ化が
図れ、合わせてゲート・ソース間容量Ｃｇｓが極めて小
さくゲート抵抗Ｒｇの十分低いＧａＡｓＭＥＳＦＥＴを
容易に製造することができる。したがって本発明による
ＭＥＳＦＥＴを用いたＧａＡｓＭＭＩＣは高周波特性に
優れ、より低消費電力での動作が可能となる。
【図１】第１の発明の一実施例を説明するためのもの
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
【図２】第１の発明の一実施例を説明するためのもの
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
【図３】第２の発明の一実施例を説明するためのもの
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
【図４】第２の発明の一実施例を説明するためのもの
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
で、ＧａＡｓＭＥＳＦＥＴの製造方法を説明するための
各主要工程における断面図
【図５】従来技術を説明するためのもので、ＧａＡｓＭ
ＥＳＦＥＴの製造方法を説明するための各主要工程にお
ける断面図
ＥＳＦＥＴの製造方法を説明するための各主要工程にお
ける断面図
１ 半絶縁性基板 ２ レジスト ３ ｎ形動作層 ４ 第１の高融点金属合金膜 ５ ＳｉＯ2 膜 ６ アルミニウム ７ ゲート電極 ８ レジスト ９ ｎ形高濃度層 １０ 第２の高融点金属合金膜 １１ レジスト １２ Ｔｉ膜 １３ Ａｕ膜 １４ ゲート電極 １５ ソース電極 １６ ドレイン電極 １７ 絶縁膜
Claims (4)
- 【請求項１】半絶縁性基板表面にイオン注入によってｎ
形動作層を形成する工程と、半絶縁性基板表面に熱処理
を経てもショットキー接合を維持する第１の高融点金属
合金膜をスパッタ等で被着する工程と、前記第１の高融
点金属合金膜上に二酸化珪素ＳｉＯ2 からなる絶縁膜を
被着する工程と、アルミニウム等をマスクとして反応性
イオンエッチング（ＲＩＥ）で前記第１の高融点金属合
金膜と前記二酸化珪素ＳｉＯ2 を異方性エッチングしゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
してイオン注入をおこないセルフアライメント（自己整
合）でｎ形高濃度領域を形成する工程と、アニールの保
護膜として第２の高融点金属合金膜をスパッタ等で被着
し熱処理をおこない注入されたイオンを活性化する工程
と、前記第２の高融点金属合金膜を除去する工程と、レ
ジストを塗布し平坦化をおこなう工程と、前記レジスト
を前記ゲート電極の頭部が露出するまでエッチングし弗
化水素酸等を用いて前記二酸化珪素ＳｉＯ2 を選択的に
除去する工程と、Ｔｉ／Ａｕ等の比抵抗の低い金属膜を
蒸着しリフトオフすることにより前記第１の高融点金属
合金膜上にセルフアライメント（自己整合）で比抵抗の
低い金属膜を形成する工程とを含むことを特徴とする電
界効果トランジスタの製造方法。 - 【請求項２】第１の高融点金属合金膜および前記第２の
高融点金属合金膜は、タングステン（Ｗ），モリブデン
（Ｍｏ）、タングステンシリサイド（ＷＳｉ）、タング
ステンシリコンナイトライド（ＷＳｉＮ），タングステ
ンナイトライド（ＷＮ）、タングステンアルミニウム
（ＷＡｌ）など、高融点金属膜または高融点金属合金膜
の少なくとも一者からなる請求項１記載の電界効果トラ
ンジスタの製造方法。 - 【請求項３】半絶縁性基板表面にイオン注入によってｎ
形動作層を形成する工程と、前記半絶縁性基板表面に二
酸化珪素ＳｉＯ2 からなる絶縁膜を被着する工程と、ア
ルミニウム等をマスクとして反応性イオンエッチング
（ＲＩＥ）で前記二酸化珪素ＳｉＯ2 を異方性エッチン
グし仮のゲート電極を形成する工程と、前記仮のゲート
電極をマスクとしてイオン注入をおこないセルフアライ
メント（自己整合）でｎ形高濃度領域を形成する工程
と、アニールの保護膜として第２の高融点金属合金膜を
スパッタ等で被着し熱処理をおこない注入されたイオン
を活性化する工程と、前記第２の高融点金属合金膜を除
去する工程と、レジストを塗布し平坦化をおこなう工程
と、前記レジストを前記ゲート電極の頭部が露出するま
でエッチングし弗化水素酸等を用いて前記二酸化珪素Ｓ
ｉＯ2 を選択的に除去する工程と、ＡｌやＴｉ／Ｐｔ／
Ａｕ等の比抵抗の低い金属膜を蒸着しリフトオフするこ
とによりセルフアライメント（自己整合）でゲート電極
を形成する工程とを含むことを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項４】第２の高融点金属合金膜は、タングステン
（Ｗ），モリブデン（Ｍｏ）、タングステンシリサイド
（ＷＳｉ）、タングステンシリコンナイトライド（ＷＳ
ｉＮ），タングステンナイトライド（ＷＮ）、タングス
テンアルミニウム（ＷＡｌ）など、高融点金属膜または
高融点金属合金膜の少なくとも一者からなる請求項３記
載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001031A JPH06204257A (ja) | 1993-01-07 | 1993-01-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001031A JPH06204257A (ja) | 1993-01-07 | 1993-01-07 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204257A true JPH06204257A (ja) | 1994-07-22 |
Family
ID=11490202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5001031A Pending JPH06204257A (ja) | 1993-01-07 | 1993-01-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326670B1 (en) * | 1999-03-11 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-01-07 JP JP5001031A patent/JPH06204257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326670B1 (en) * | 1999-03-11 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2609267B2 (ja) | 自己整列ひ化ガリウム装置の製造方法 | |
| US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
| JPH02222546A (ja) | Ｍｏｓ型電界効果トランジスタの製造方法 | |
| JPH05299441A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04305978A (ja) | 電力用ｍｏｓ半導体デバイスの製造方法 | |
| JPH08172102A (ja) | 半導体装置の製造方法 | |
| JPH06204257A (ja) | 電界効果トランジスタの製造方法 | |
| JP3018791B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS616871A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JP2889240B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JPH02285645A (ja) | 半導体装置の製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JP2003297853A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0434824B2 (ja) | ||
| JPH02219245A (ja) | 半導体装置の製造方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0722606A (ja) | 半導体装置の製造方法 | |
| JPS63169064A (ja) | 半導体装置 | |
| JPH08316453A (ja) | 半導体装置およびその製造方法 | |
| JPS6196771A (ja) | 半導体装置の製造方法 | |
| JPS63310181A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06236896A (ja) | 半導体装置の製造方法 | |
| JPS60194576A (ja) | 半導体装置の製造方法 | |
| JPS6163063A (ja) | 半導体装置の製造方法 |