JPH02219245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02219245A JPH02219245A JP3992889A JP3992889A JPH02219245A JP H02219245 A JPH02219245 A JP H02219245A JP 3992889 A JP3992889 A JP 3992889A JP 3992889 A JP3992889 A JP 3992889A JP H02219245 A JPH02219245 A JP H02219245A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 41
- 238000002844 melting Methods 0.000 claims abstract description 38
- 230000008018 melting Effects 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 10
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000004544 sputter deposition Methods 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 238000000151 deposition Methods 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 8
- -1 silicon ions Chemical class 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 229910008599 TiW Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、化合物半導体装置の製造方法に関し、特に高
融点金属をゲート電極として用いる化合物半導体装置の
製造方法に関するものである。
融点金属をゲート電極として用いる化合物半導体装置の
製造方法に関するものである。
（ロ）従来の技術
近年、化合物半導体、特に砒化ガリウム（ＧａＡｓ）を
用いた電界効果トランジスタ（ＦＥＴ）の分野で、高融
点金属をゲート電極に用いる素子が製造工程の簡単さ、
及びパターン微細化の容易さのために注目され、研究開
発が盛んに行なわれている。高融点金属からなるゲート
電極をストッパマスクとして高濃度のイオン注入、及び
熱処理を行なうことによって低抵抗のイオン注入層を形
成することができる。このイオン注入層をＧａＡｓ
ＭＥＳＦＥＴに用いると、表面空乏層の影響を低減し、
かつ、寄生直列抵抗を減少することができる。
用いた電界効果トランジスタ（ＦＥＴ）の分野で、高融
点金属をゲート電極に用いる素子が製造工程の簡単さ、
及びパターン微細化の容易さのために注目され、研究開
発が盛んに行なわれている。高融点金属からなるゲート
電極をストッパマスクとして高濃度のイオン注入、及び
熱処理を行なうことによって低抵抗のイオン注入層を形
成することができる。このイオン注入層をＧａＡｓ
ＭＥＳＦＥＴに用いると、表面空乏層の影響を低減し、
かつ、寄生直列抵抗を減少することができる。
一方最近では、高濃度イオン注入層（ｎ層層）とゲート
電極直下の低濃度イオン注入層（ｎ層）の間に中間濃度
イオン注入層（ｎ層層）を設けた構造（ＬＤＤ構造）が
提案されている（昭和６１年度電子通信学会総合全国大
会５６−７参照）。
電極直下の低濃度イオン注入層（ｎ層）の間に中間濃度
イオン注入層（ｎ層層）を設けた構造（ＬＤＤ構造）が
提案されている（昭和６１年度電子通信学会総合全国大
会５６−７参照）。
このＬＤＤ構造によれば、短チヤネル効果を抑制し、か
つ、相互コンダクタンス（ｇｍ）を増加させることがで
きる。ＬＤＤ構造のＭＥＳＦＥＴの製造方法を第３図（
ａ）乃至（ｅ）に基づいて説明する。
つ、相互コンダクタンス（ｇｍ）を増加させることがで
きる。ＬＤＤ構造のＭＥＳＦＥＴの製造方法を第３図（
ａ）乃至（ｅ）に基づいて説明する。
まず、半絶縁性ＧａＡｓ基板（３０）に不純物イオンを
注入しｎ層（３１）を形成した後、高融点金属（例えば
ＷＳｉｘ）（３２）をスパッタ蒸着法により堆積し、そ
の上にフォトレジスト（３３）を形成する（第３図（ａ
））。フォトレジスト（３３）をマスクとして異方性ド
ライエツチングにより高融点金属（３２）をゲート電極
形状に加工する。次に全面にＣＶＤ法によりＳ ｉＯ２
（３４）を形成する（第３図（ｂ））。さらに異方性ド
ライエツチングによりＳ ｉ Ｏ！（３４）をエツチン
グし、高融点金属（３２）の両側に薄いＳｉｎ、側壁（
３５）を形成した後、その上から不純物イオンを注入し
ｎ層層（３６）を形成する（第３図（Ｃ））。続いて、
ウェットエツチングによりＳ１０．側壁（３５）を除去
した後、イオン注入によりｎ層層（３７）を形成し、注
入した不純物イオンを電気的に活性化させるための熱処
理を施こす（第３図（ｄ））。最後にオーミック電極（
３８）を形成することでＬＤＤ構造のＧａＡｓ ＭＥ
ＳＦＥＴが完成する（第３図（ｅ））。
注入しｎ層（３１）を形成した後、高融点金属（例えば
ＷＳｉｘ）（３２）をスパッタ蒸着法により堆積し、そ
の上にフォトレジスト（３３）を形成する（第３図（ａ
））。フォトレジスト（３３）をマスクとして異方性ド
ライエツチングにより高融点金属（３２）をゲート電極
形状に加工する。次に全面にＣＶＤ法によりＳ ｉＯ２
（３４）を形成する（第３図（ｂ））。さらに異方性ド
ライエツチングによりＳ ｉ Ｏ！（３４）をエツチン
グし、高融点金属（３２）の両側に薄いＳｉｎ、側壁（
３５）を形成した後、その上から不純物イオンを注入し
ｎ層層（３６）を形成する（第３図（Ｃ））。続いて、
ウェットエツチングによりＳ１０．側壁（３５）を除去
した後、イオン注入によりｎ層層（３７）を形成し、注
入した不純物イオンを電気的に活性化させるための熱処
理を施こす（第３図（ｄ））。最後にオーミック電極（
３８）を形成することでＬＤＤ構造のＧａＡｓ ＭＥ
ＳＦＥＴが完成する（第３図（ｅ））。
（ハ）発明が解決しようとする課題
上述した従来の高融点金属をゲート電極に用いたＧａＡ
ｓ ＭＥＳＦＥＴの製造方法には次の様な問題がある
。
ｓ ＭＥＳＦＥＴの製造方法には次の様な問題がある
。
ＧａＡｓ ＭＥＳＦＥＴの高性能化のためには、ゲー
ト長の短縮が必要であるが、それに伴いゲート電極の断
面積が小さくなりゲート抵抗が増大する。
ト長の短縮が必要であるが、それに伴いゲート電極の断
面積が小さくなりゲート抵抗が増大する。
ゲート長一定のままでゲート抵抗を小さくするには高融
点金属の膜厚を大きくすることが考えられる。しかし、
高融点金属を加工する際、高融点金属の膜厚が大きいと
ゲート長の寸法精度が悪くなる。これはドライエツチン
グの場合、サイドエッチ量が大きく、さらに、エツチン
グのマスク（フォトレジスト）が長時間のエツチングに
よって変形するためである。従って高融点金属の膜厚に
は限界がある。
点金属の膜厚を大きくすることが考えられる。しかし、
高融点金属を加工する際、高融点金属の膜厚が大きいと
ゲート長の寸法精度が悪くなる。これはドライエツチン
グの場合、サイドエッチ量が大きく、さらに、エツチン
グのマスク（フォトレジスト）が長時間のエツチングに
よって変形するためである。従って高融点金属の膜厚に
は限界がある。
また、ＬＤＤ構造では上記問題に加え、５Ｉ０２側壁（
サイドウオール）（３５）を形成する必要があり、工程
が煩雑となる。
サイドウオール）（３５）を形成する必要があり、工程
が煩雑となる。
（ニ）課題を解決するための手段
本発明は、半導体基板に低濃度イオン注入層を形成する
工程と、該基板上のゲート電極形成予定部位に第１の高
融点金属を形成する工程と、前記第１の高融点金属以外
の前記基板上に誘電体膜を形成する工程と、前記第１の
高融点金属上に第２の高融点金属を選択的に気相成長す
る工程と、前記第２の高融点金属をマスクとして高濃度
イオン注入層を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法である。
工程と、該基板上のゲート電極形成予定部位に第１の高
融点金属を形成する工程と、前記第１の高融点金属以外
の前記基板上に誘電体膜を形成する工程と、前記第１の
高融点金属上に第２の高融点金属を選択的に気相成長す
る工程と、前記第２の高融点金属をマスクとして高濃度
イオン注入層を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法である。
（ホ）作用
第１の高融点金属をゲート電極形状に加工した後に第１
の高融点金属の周囲をＳｉｎｇ等の誘電体膜で覆い、第
１の高融点金属上のみに第２の高融点金属を選択的に気
相成長させているので、ゲート電極の断面積を大きくす
ることができ、ゲート抵抗を小さくすることができる。
の高融点金属の周囲をＳｉｎｇ等の誘電体膜で覆い、第
１の高融点金属上のみに第２の高融点金属を選択的に気
相成長させているので、ゲート電極の断面積を大きくす
ることができ、ゲート抵抗を小さくすることができる。
尚、第２の高融点金属は誘電体上には成長されない。
（へ）実施例
本発明の第１の実施例を第１図（ａ）乃至（ｆ）に基づ
いて説明する。
いて説明する。
まず、半絶縁性ＧａＡｓ基板（半導体基板）（１０）に
シリコンイオンを加速電圧３０ＫｅＶ、ドーズ量３ Ｘ
１０ 目Ｃｍ −２で注入し、ｎ層（低濃度イオン注
入層）（１１）を形成した後、スパッタ蒸着法によって
ＷＳｉｘ（第１の高融点金属）（１２）を３０００人堆
積し、その上のゲート電極形成予定部位にフォトレジス
ト（１３）を形成する（第１図（ａ））。
シリコンイオンを加速電圧３０ＫｅＶ、ドーズ量３ Ｘ
１０ 目Ｃｍ −２で注入し、ｎ層（低濃度イオン注
入層）（１１）を形成した後、スパッタ蒸着法によって
ＷＳｉｘ（第１の高融点金属）（１２）を３０００人堆
積し、その上のゲート電極形成予定部位にフォトレジス
ト（１３）を形成する（第１図（ａ））。
次に、フォトレジスト（１３）をマスクとして異方性ド
ライエツチングによりＷ Ｓ ｉ ｘ （１２）をゲー
ト電極形状に加工し、Ｗ Ｓ ｉ ｘ （１２）をマス
クとしてシリコンイオンを加速電圧５０ＫｅＶ、ドーズ
量７Ｘ １０ ”ｃｍ−”で注入しｎ層層（中間濃度イ
オン注入層）（１４）を形成した後、７オトレジスト（
１３）を除去する（第１図（ｂ））。
ライエツチングによりＷ Ｓ ｉ ｘ （１２）をゲー
ト電極形状に加工し、Ｗ Ｓ ｉ ｘ （１２）をマス
クとしてシリコンイオンを加速電圧５０ＫｅＶ、ドーズ
量７Ｘ １０ ”ｃｍ−”で注入しｎ層層（中間濃度イ
オン注入層）（１４）を形成した後、７オトレジスト（
１３）を除去する（第１図（ｂ））。
全面にＣＶＤ法により１０００人のＳ ｉ Ｏ２（誘電
体膜）（１５）を形成し、このＳ ｒ Ｏｔ（１５）上
にフォトレジスト（１６）を形成する（第１図（Ｃ））
。
体膜）（１５）を形成し、このＳ ｒ Ｏｔ（１５）上
にフォトレジスト（１６）を形成する（第１図（Ｃ））
。
続いて、異方性ドライエツチングによりＷＳｉ。
（１２）が露出するまでフォトレジスト（１６）、Ｓ＋
Ｏ＊（１５）をエツチングし、Ｗ Ｓ ｉ ｓ （１２
）上のＳ ｒ Ｏ＊（１５）を除去する（第１図（ｄ）
）。
Ｏ＊（１５）をエツチングし、Ｗ Ｓ ｉ ｓ （１２
）上のＳ ｒ Ｏ＊（１５）を除去する（第１図（ｄ）
）。
さらに、７オトレジスト（１６）を除去し、ＷＦ６をＳ
ｉＨ，ガスにより還元してタングステン（第２の高融点
金属）（１７）をＷ Ｓ ｉ ｘ （１２）上に選択的
に３０００人気相成長する（第１図（ｅ））。このとき
、タングステン（１７）の幅はＷ Ｓ ｉ ｘ （１２
）のそれよりも大きくなり約０．１μｍの庇（１７°）
が形成される。この庇（１７’）は誘電体上では横方向
にも成長されるために形成される。
ｉＨ，ガスにより還元してタングステン（第２の高融点
金属）（１７）をＷ Ｓ ｉ ｘ （１２）上に選択的
に３０００人気相成長する（第１図（ｅ））。このとき
、タングステン（１７）の幅はＷ Ｓ ｉ ｘ （１２
）のそれよりも大きくなり約０．１μｍの庇（１７°）
が形成される。この庇（１７’）は誘電体上では横方向
にも成長されるために形成される。
その後、ＳｉＯ□（１５）を除去し、気相成長したタン
グステン（１７）をマスクとしてシリコンイオンを加速
電圧７０ＫｅＶ、ドーズ量２ Ｘ １０１３ｃｍ−’で
注入することによってｎ層層（高濃度イオン注入層）（
１８）を形成し、８００℃、２０分の熱処理を加える。
グステン（１７）をマスクとしてシリコンイオンを加速
電圧７０ＫｅＶ、ドーズ量２ Ｘ １０１３ｃｍ−’で
注入することによってｎ層層（高濃度イオン注入層）（
１８）を形成し、８００℃、２０分の熱処理を加える。
最後にオーミック電極（１９）を形成することによりＬ
ＤＤ構造のＧａＡｓ ＭＥＳＦＥＴが完成する（第１
図（ｆ））。
ＤＤ構造のＧａＡｓ ＭＥＳＦＥＴが完成する（第１
図（ｆ））。
次に、本発明の第２の実施例を第２図（ａ）乃至（ｅ）
に基づいて説明する。
に基づいて説明する。
まず、半絶縁性ＧａＡｓ基板（２０）にシリコンイオン
を加速電圧３０ＫｅＶ、ドーズ量３ Ｘ １０Ｉｆｃｍ
−２で注入し、ｎ層（２１）を形成した後、スパッタ蒸
着法によってＷ Ｓ ｉ ｘ （２２）を３０００人堆
積し、その上のゲート電極形成予定部位にフォトレジス
ト（２３）を形成する（第２図（ａ））。
を加速電圧３０ＫｅＶ、ドーズ量３ Ｘ １０Ｉｆｃｍ
−２で注入し、ｎ層（２１）を形成した後、スパッタ蒸
着法によってＷ Ｓ ｉ ｘ （２２）を３０００人堆
積し、その上のゲート電極形成予定部位にフォトレジス
ト（２３）を形成する（第２図（ａ））。
次に、７オトレジスト（２３）をマスクとして異方性ド
ライエツチングによりＷ Ｓ ｉ ｘ （２２）をゲー
ト電極形状に加工し、Ｗ Ｓ ｉ ｘ （２２）をマス
クとしてシリコンイオンを加速電圧５０ＫｅＶ、ドーズ
量７Ｘ Ｉ Ｑ ”ｃｍ−２で注入し、ｎ層層（２４）
を形成する。
ライエツチングによりＷ Ｓ ｉ ｘ （２２）をゲー
ト電極形状に加工し、Ｗ Ｓ ｉ ｘ （２２）をマス
クとしてシリコンイオンを加速電圧５０ＫｅＶ、ドーズ
量７Ｘ Ｉ Ｑ ”ｃｍ−２で注入し、ｎ層層（２４）
を形成する。
そして、全面にＥＣＲプラズマＣＶＤ法により１０００
人のＳ ｉ Ｏ２（２５）を形成する（第２図（ｂ））
。
人のＳ ｉ Ｏ２（２５）を形成する（第２図（ｂ））
。
このとき、ＥＣＲプラズマＣＶＤ法は方向性が良いので
、Ｗ Ｓ ｉ ｘ （２２）やフォトレジスト（２３）
の側壁にＳ ｉ Ｏ！（１’５）は殆ど堆積しない。
、Ｗ Ｓ ｉ ｘ （２２）やフォトレジスト（２３）
の側壁にＳ ｉ Ｏ！（１’５）は殆ど堆積しない。
続いて、Ｗ Ｓ ｉ ｘ （２２）及び７オトレジスト
（２３）の側壁に堆積した脆弱なＳ ＋ Ｏ！（２５）
を軽微なドライエツチングにより除去し、リフトオフ法
によりＷ Ｓ ｉ ｘ （２２）上のＳ ｉＯｔ（２５
）を除去する（第２図（Ｃ））。
（２３）の側壁に堆積した脆弱なＳ ＋ Ｏ！（２５）
を軽微なドライエツチングにより除去し、リフトオフ法
によりＷ Ｓ ｉ ｘ （２２）上のＳ ｉＯｔ（２５
）を除去する（第２図（Ｃ））。
次に、ＷＦ、をＳ ｉＨａガスにより還元してタングス
テン（２７）をＷ Ｓ ｉ ｘ （２２）上に選択的に
３０００人気相成長する。このときタングステン（２７
）のＳ ｉＯｚ（２５）に規制されない部分の幅は規制
される部分のそれよりも大きくなり約０．１μｍの庇（
２７′）が形成される。その後、気相成長したタングス
テン（２７）をマスクとしてシリコンイオンを加速電圧
７０ＫｅＶ、ドース量２ Ｘ １０ ”ｃｍ−”で注入
することによってｎ層層（２８）を形成し、８００℃、
２０分の熱処理を加える（第２図（ｄ））。
テン（２７）をＷ Ｓ ｉ ｘ （２２）上に選択的に
３０００人気相成長する。このときタングステン（２７
）のＳ ｉＯｚ（２５）に規制されない部分の幅は規制
される部分のそれよりも大きくなり約０．１μｍの庇（
２７′）が形成される。その後、気相成長したタングス
テン（２７）をマスクとしてシリコンイオンを加速電圧
７０ＫｅＶ、ドース量２ Ｘ １０ ”ｃｍ−”で注入
することによってｎ層層（２８）を形成し、８００℃、
２０分の熱処理を加える（第２図（ｄ））。
最後にＳ ｉ Ｏ、（２５）の所定部分をドライエツチ
ングにより除去した後、オーミック電極（２９）を形成
することによりＬＤＤｔｌｉｆ造のＧａＡｓ ＭＥＳ
ＦＥＴが完成する（第２図（ｅ）〕。
ングにより除去した後、オーミック電極（２９）を形成
することによりＬＤＤｔｌｉｆ造のＧａＡｓ ＭＥＳ
ＦＥＴが完成する（第２図（ｅ）〕。
尚、上述の第１図に示した実施例において第４図に示す
如くタングステン（１７）をマスクとしてオーミック電
極（１９）を形成してもよい。この方法によれば、パタ
ーニングの工程を１つ減らすこ扛ができるとともに寄生
直列抵抗を小さくすることができる。
如くタングステン（１７）をマスクとしてオーミック電
極（１９）を形成してもよい。この方法によれば、パタ
ーニングの工程を１つ減らすこ扛ができるとともに寄生
直列抵抗を小さくすることができる。
また、上述の各実施例では第１の高融点金属をＷＳｉｘ
としたが、Ｗ、Ｍｏ、ＴｉＷ、ＷＡｌ等を用いることが
できる。
としたが、Ｗ、Ｍｏ、ＴｉＷ、ＷＡｌ等を用いることが
できる。
さらに、上述の各実施例ではＷ Ｆ 、をＳｉＨ。
ガスで還元することによりタングステン（１７）（２７
）を成長させたが、Ｓ ｉＨ＋ガスに代えてＨ２、Ｓｉ
、ＨいＳｉ、Ｈ，を用いることができる。
）を成長させたが、Ｓ ｉＨ＋ガスに代えてＨ２、Ｓｉ
、ＨいＳｉ、Ｈ，を用いることができる。
さらに、本発明方法をｎ層層を設けない通常の高融点金
属をゲート電極に用いるＧａＡｓ ＭＥＳＦＥＴに適
用できることは明らかである。
属をゲート電極に用いるＧａＡｓ ＭＥＳＦＥＴに適
用できることは明らかである。
（ト）発明の効果
本発明は以上の説明から明らかなように、ゲート電極の
寸法精度を悪くすることなくゲート抵抗を小さくするこ
とができる。
寸法精度を悪くすることなくゲート抵抗を小さくするこ
とができる。
さらに、本発明をＬＤＤ構造に適用した場合には、サイ
ドウオールの形成が不要となる。
ドウオールの形成が不要となる。
第１図（ａ）乃至（ｆ）、第２図（ａ）乃至（ｅ）、及
び第４図は本発明の詳細な説明するための製造工程図、
第３図（ａ）乃至（＃）は従来の技術を説明するための
製造工程図である。 （１０）（２０）・・・半絶縁性ＧａＡｓ基板（半導体
基板）、（１１）（２１）・・・ｎ層（低濃度イオン注
入層）、（１２）（２２）・Ｗ Ｓ ｉ ｘ （第１の
高融点金属）、（１３）（２３）・・・フォトレジスト
、（１４）（２４）・・・ｎ層層（中間濃度イオン注入
層）、（１５）（２５）・・・５ｉＯ７（誘電体膜）、
（１６）・・・フォトレジスト、（１７）（２７）・・
・タングステン（第２の高融点金属）、（１８）（２８
）・・・ｎ４層（高濃度イオン注入層）、（１９）（２
９）・・・オーミック電極。
び第４図は本発明の詳細な説明するための製造工程図、
第３図（ａ）乃至（＃）は従来の技術を説明するための
製造工程図である。 （１０）（２０）・・・半絶縁性ＧａＡｓ基板（半導体
基板）、（１１）（２１）・・・ｎ層（低濃度イオン注
入層）、（１２）（２２）・Ｗ Ｓ ｉ ｘ （第１の
高融点金属）、（１３）（２３）・・・フォトレジスト
、（１４）（２４）・・・ｎ層層（中間濃度イオン注入
層）、（１５）（２５）・・・５ｉＯ７（誘電体膜）、
（１６）・・・フォトレジスト、（１７）（２７）・・
・タングステン（第２の高融点金属）、（１８）（２８
）・・・ｎ４層（高濃度イオン注入層）、（１９）（２
９）・・・オーミック電極。
Claims (1)
- 【特許請求の範囲】 １、半導体基板に低濃度イオン注入層を形成する工程と
、該基板上のゲート電極形成予定部位に第１の高融点金
属を形成する工程と、前記第１の高融点金属以外の前記
基板上に誘電体膜を形成する工程と、前記第１の高融点
金属上に第２の高融点金属を選択的に気相成長する工程
と、前記第２の高融点金属をマスクとして高濃度イオン
注入層を形成する工程と、を含むことを特徴とする半導
体装置の製造方法。 ２、前記第１の高融点金属をマスクとして中間濃度イオ
ン注入層を形成する工程を含むことを特徴とする請求項
１記載の半導体装置の製造方法。 ３、前記第２の高融点金属はタングステンであり、ＷＦ
＿６をＨ＿２、ＳｉＨ＿４、Ｓｉ＿２Ｈ＿６、Ｓｉ＿３
Ｈ＿８、のいずれかの還元ガスにより還元する気相成長
により形成することを特徴とする請求項１または２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3992889A JPH02219245A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3992889A JPH02219245A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02219245A true JPH02219245A (ja) | 1990-08-31 |
Family
ID=12566601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3992889A Pending JPH02219245A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02219245A (ja) |
-
1989
- 1989-02-20 JP JP3992889A patent/JPH02219245A/ja active Pending
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