JPH06204810A

JPH06204810A - 集積回路

Info

Publication number: JPH06204810A
Application number: JP4361493A
Authority: JP
Inventors: Koichi Kuroiwa; 功一黒岩; Shinichi Utsunomiya; 晋一宇都宮; Kenji Shirasawa; 謙二白沢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-12-29
Filing date: 1992-12-29
Publication date: 1994-07-22
Anticipated expiration: 2019-11-24
Also published as: JP3593348B2

Abstract

(57)【要約】【目的】外部からの入力信号に対するセットアップタ
イムと、その入力信号に対応して集積回路から出力され
るべき出力信号出力までのディレータイムの改善を実現
し、高周波動作を可能すとる大規模集積回路に関し、チ
ップ面積の大きなＬＳＩの交流特性、特にセットアップ
タイムとディレータイムの両方の特性を改善し、高周波
動作を可能とする大規模集積回路を提供することを目的
とする。【構成】集積回路の外部からの入力信号と集積回路の
内部の制御信号とに対応して出力信号を制御するための
出力制御信号をラッチするマスタースレーブラッチが、
マスターラッチとスレーブラッチとに分割される。そし
てマスターラッチは外部からの入力信号の入力端子の近
くに配置され、マスターラッチの出力が入力されるスレ
ーブラッチは出力信号の出力端子の近くに配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は大規模集積回路に係り、
更に詳しくは外部からの入力信号に対するセットアップ
タイムと、その入力信号に対応して集積回路から出力さ
れるべき出力信号出力までのディレータイムの改善を実
現し、高周波動作を可能とする大規模集積回路に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
半導体集積回路の技術が向上し、１００万トランジスタ
を越えるＬＳＩが多々出現するようになってきた。ま
た、それらのＬＳＩは５０ＭＨｚ以上の高速動作のもの
がほとんどである。

【０００３】１００万トランジスタを集積するとチップ
サイズもそれ相応に大きくなり、チップ内を引き回され
る配線長も長くなる。配線長が長いということによっ
て、当然のことながら、そこで遅延が生じることにな
る。

【０００４】また、５０ＭＨｚ以上動作するＬＳＩに供
給されるクロックは単相クロックが主流になっている。
なぜならば、ＬＳＩ内部でノーオーバラップの２相クロ
ックを生成する場合、供給されるクロックのデューティ
比がかなり問題となり、外部より供給されるクロックに
対して適切なデューティ比を要求することは高周波にな
ると困難なためであるからである。単相クロックの場
合、クロックの立ち上がりに意味があり、１サイクルで
処理されたデータはクロックの立ち上がりエッジでラッ
チされる。

【０００５】単相クロックでチップサイズが大きい、す
なわち配線長が長いＬＳＩでは、データバスとアドレス
バスの３ステート制御信号を生成するために、外部端子
部を経由して入力された外部信号と内部制御信号との論
理をとった結果をＬＳＩ内部の制御ブロックでラッチ
し、それらの信号をデータバスとアドレスバスの外部端
子部まで引っ張り、制御を行っている。制御ブロックを
ＬＳＩのどこに配置するかで、３ステート制御信号を生
成するための外部からの入力信号に対するセットアップ
タイムの条件と、データバス、アドレスバスまでのデー
タ出力のディレータイムとが問題となるために両方のつ
りあいのとれた辺りで配置を決めていたわけであるが、
入力信号のセットアップタイムの改善と出力信号のディ
レータイムの改善すなわちＡＣ特性の改善をより一層追
求するための方法が望まれている。

【０００６】従来のデータバスの３ステート制御のため
のマスタースレーブラッチの配置を図１１に示す。図１
１のＬＳＩを大規模集積回路としてのプロセッサとし、
プロセッサ内部に２クロックサイクルでリードされるレ
ジスタがあるとする。このレジスタ（Ａレジスタ）１の
内容がリードされる場合、まず第１サイクルでアドレス
制御部２において、チップセレクト信号（ＣＳ＃）を検
出しＲ／Ｗ＃信号でリードの選択信号を検出し、例えば
３２ビットのアドレス（Ａ＜０：３１＞）のデコードを
行い、Ａレジスタアドレスであることを確認したら、Ａ
レジスタアクセス信号をデータバス制御部３に送信す
る。データバス制御部３では、Ａレジスタアクセス信号
と内部の制御信号と論理をとり、その結果をマスタース
レーブラッチ４でクロックの立ち上がりエッジでラッチ
する。第２サイクルでは、ラッチされたＡレジスタアク
セス信号をバッファ５を介してデータバス外部端子部に
送信する。データバス外部端子部では、例えばデータバ
ス（Ｄ＜０：６３＞）６４ビットをドライブするために
複数のドライバを設け、そのドライバの出力をデータバ
スの３ステート制御セルの制御端子に接続し、ＬＳＩよ
りＡレジスタ１の内容を外部に出力する。なお、データ
バス外部端子部は図１１の下側の斜線部分である。

【０００７】このように従来の構成であると、第１サイ
クルでは、外部信号であるアドレスのデコードおよびＣ
Ｓ＃やＲ／Ｗ＃信号と論理をとって、データバス制御部
３に送信し内部の制御信号と論理をとってマスタースレ
ーブラッチ４にラッチするまでの時間、すなわち、外部
信号としてのＡ＜０：３１＞やＣＳ＃およびＲ／Ｗ＃信
号のセットアップタイムに直接係わるものが問題とな
る。

【０００８】また、第２サイクルでは、データバス制御
部３でラッチしたＡレジスタ制御信号を外部データバス
制御部に送信し、なおかつ６４ビットをドライブするた
めの複数のドライバをあけ、データを出力する。すなわ
ち、チップ内の配線遅延が大きく影響し、ＬＳＩのディ
レータイムに直接係わるものが問題となる。

【０００９】このように、セットアップタイムとディレ
ータイムは密接な関係にあり、Ａレジスタアクセス信号
のラッチをどこに配置するかで、セットアップタイム条
件を緩くするか、ディレータイムを速くするかが決ま
る。しかし、セットアップタイム条件を緩くしようとし
て、アドレスやＣＳ＃，Ｒ／Ｗ＃信号の端子が存在する
近辺にＡレジスタアクセス信号のラッチを配置すれば、
そのラッチからデータバス外部端子部までの距離が長く
なり、配線による遅延が大きく影響し、プロセッサから
出力されるデータのディレータイムが大きくなる。ディ
レータイムを速くしようとしてＡレジスタアクセス信号
のラッチをデータバス外部端子部の近辺に配置すると、
アドレスやＣＳ＃，Ｒ／Ｗ＃信号のセットアップタイム
条件が厳しくなってしまうという問題点があった。

【００１０】本発明はチップ面積の大きなＬＳＩの交流
特性、特にセットアップタイムとディレータイムの両方
の特性を改善し、高周波動作を可能とする大規模集積回
路を提供することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図は単相クロックで制御される集積回
路において、外部からの入力信号に対するセットアップ
タイム、およびその入力信号に対応して出力されるべき
信号出力までのディレータイムの改善を図ることを目的
とする本発明の原理ブロック図である。

【００１２】図１において、集積回路１０の外部からの
入力信号と集積回路の内部の制御信号とに対応して出力
信号を制御するための出力制御信号をラッチするマスタ
ースレーブラッチが、マスターラッチ１２とスレーブラ
ッチ１４とに分割される。そしてマスターラッチ１２は
外部からの入力信号の入力端子１１の近くに配置され、
マスターラッチ１２の出力が入力されるスレーブラッチ
１４は出力信号の出力端子１３の近くに配置される。な
お、図１には出力信号、例えば６４ビットを３２ビット
ずつに分割して出力するためにデータ出力を制御するス
レーブラッチ１４が２個示されている。

【００１３】

【作用】本発明は、例えば１チップ上に集積されたベク
トル演算プロセッサのような大規模集積回路から、その
集積回路内のあるレジスタの内容を外部からのアドレス
指定入力に応じて外部に出力するような場合を対象とす
る。すなわち、チップ内での配線長が長く、配線による
信号の遅延の影響が大きく、かつその内部が単相のクロ
ックで制御されるているＬＳＩにおいて、例えばアドレ
ス、チップセレクト、およびリード／ライト選択信号な
どのＬＳＩの外部からの入力信号と内部での制御信号と
に対応した出力制御信号がマスターラッチ１２にラッチ
され、その出力が出力端子１３、例えばデータバス外部
端子部の近くに配置されたスレーブラッチ１４によって
ラッチされ、出力データの制御に用いられる。

【００１４】前述のように、例えばベクトル演算プロセ
ッサの内部に２クロックサイクルでリードされるレジス
タがあるとする。マスターラッチ１２はクロックが
‘Ｌ’レベルの時にオン状態となり、‘Ｈ’レベルの時
に以前の状態を保持し、スレーブラッチ１４は‘Ｈ’レ
ベルでオン状態となり、‘Ｌ’レベルで以前の状態を保
持するものとすれば、第１のクロックの‘Ｌ’レベル状
態において出力制御信号がマスターラッチ１２にラッチ
され、マスターラッチ１２の出力は第２クロックの
‘Ｈ’レベルの区間でスレーブラッチ１４にラッチさ
れ、直ちに出力制御に用いられる。これによって、従来
のように第２クロックの立ち上がりエッジで出力制御信
号が入力端子１１の近くに配置されたマスタースレーブ
ラッチにラッチされ、その出力が出力端子１３、例えば
データバス外部端子部まで長い配線を介して長い遅延の
後に送られ、データ出力の制御に用いられる場合に比べ
て、高周波特性を向上させることが可能となる。

【００１５】

【実施例】図２は本発明が適用される集積回路としての
ベクトルプロセッサユニット（ＶＰＵ）の構成ブロック
図である。同図において、ベクトルプロセッサユニット
はベクトルユニット２１、命令バッファユニット２２、
制御ユニット２３、アドレスユニット２４、およびバス
制御ユニット２５から構成されている。

【００１６】ベクトルユニット２１はベクトル演算を行
うものであり、ベクトルレジスタ２６、マスクレジスタ
２７、スカラレジスタ２８、ロード／ストアパイプ２
９、加算器３１、乗算器３２、除算器３３、画像処理部
３４、およびマスク処理部３５を備えている。

【００１７】図３はベクトルプロセッサユニット２０を
備え、その全体動作がホストＣＰＵ４１によって制御さ
れるコンピュータシステムの実施例である。同図におい
て、ベクトルプロセッサユニット２０とホストＣＰＵ４
１とは相互にアドレスバス４２およびデータバス４３を
介して接続されると共に、それぞれメモリ４４に接続さ
れている。このシステムにおいて、ホストＣＰＵ４１が
ベクトルプロセッサユニット２１を起動して、ベクトル
演算を行わせる手順を簡単に説明する。

【００１８】まずフェーズＰ１において、ホストＣＰＵ
４１はメモリ４４に格納されている制御プログラムを実
行し、ベクトルプロセッサユニット２０の内部の各種内
部レジスタ４６を初期化する。この場合の制御プログラ
ムはメモリ４４内のホストＣＰＵプログラム格納領域に
格納されている。内部レジスタ４６の初期化後、ホスト
ＣＰＵ４１はベクトルプロセッサユニット２０を起動す
る。

【００１９】フェーズＰ２において、メモリ４４内のＶ
ＰＵプログラム領域に格納されている命令コードはＶＰ
Ｕ２０に取り込まれ、図２の命令バッファユニット２２
に格納される。

【００２０】その後フェーズＰ３において、命令バッフ
ァユニット２２によって、格納された命令が解読され、
その結果に応じて実行されるべき命令の内容が各種内部
レジスタなどに出力され、フェーズＰ４においてベクト
ルプロセッサユニット２０は必要な演算を実行する。

【００２１】このような処理が終了すると、ホストＣＰ
Ｕ４１はベクトルプロセッサユニット２０の内部の各種
レジスタにアクセスし、演算が正常に終了したことを確
認する。本発明はこのようなアクセスに対してベクトル
プロセッサユニット２０の内部のレジスタの内容をホス
トＣＰＵ４１に出力するような場合を対象としている。

【００２２】図４は本発明の対象としてのベクトルプロ
セッサユニットの実施例である。同図において図２と同
じ部分には（）内に同じ符号を付してある。図２に追
加された部分として、アドレスバスに対する入出力部
（Ｉ／Ｏ）５０、チップセレクト信号入力端子５１、リ
ード／ライト選択信号入力端子５２、データに対する入
出力部（Ｉ／Ｏ）５３、データバスへのデータの入出力
を制御するデータバス制御部（ＤＣＮＴ）５４が示され
ている。なお、データバス制御部（ＤＣＮＴ）５４と入
出力部（Ｉ／Ｏ）５３は図１１で説明したデータバス外
部端子部の近傍（または内部）に設けられる。

【００２３】図５は本発明におけるマスターラッチとス
レーブラッチの配置の実施例である。同図において、図
１１の従来例と実質的に同様の部分には同じ符号を付し
てある。本発明においては、外部から入力されるアドレ
ス、チップセレクト信号、およびリード／ライト選択信
号と内部制御信号とに対応して、アドレス制御部２によ
ってＡレジスタアクセス信号がアドレス制御部２内のマ
スターラッチ６０にラッチされ、マスターラッチ６０の
出力はバッファ６１を介してデータバス制御部３内のス
レーブラッチ６２に出力される。

【００２４】本実施例においては、データバスが６４ビ
ットとそのビット数が多く、１つのスレーブラッチで６
４個のデータに対する入出力部５３をドライブするのは
負荷が重いために、データバス制御部３を２個設け、そ
れぞれにスレーブラッチ６２を備え、３２ビット分ずつ
入出力部５３を駆動する構成となっている。

【００２５】図６は図５のアドレス制御部２の構成ブロ
ック図である。アドレス制御部２は、例えば図３におい
てベクトルプロセッサユニット２０がアドレスバス４
２、およびデータバス４３のバス権を獲得し独自にメモ
リ４４にアクセスするような場合に、そのアクセスのア
ドレスを生成するアドレス生成部６４、および本発明の
対象として説明したようにホストＣＰＵ４１がベクトル
プロセッサユニット２０の内部レジスタにアクセスする
場合に、そのアドレスが内部のレジスタのいずれに対応
するかなどを判定するアドレス判定部６５から構成され
ている。

【００２６】図７は図６のアドレス判定部６５の実施例
の構成ブロック図である。同図においてアドレス判定部
６５は、図５においてアドレスバスから入力される、例
えば３２ビットのアドレスをデコードするデコーダ７
０、例えばベクトルプロセッサユニットの内部に存在し
ないレジスタなどのアドレスが入力されたことを示すス
レーブエラー信号（負論理）が入力されるマスタースレ
ーブラッチ７１、マスタースレーブラッチ７１の出力と
リード／ライト選択信号が入力される第１のアンド回路
７２、第２のアンド回路７３、オア回路７４、第３のア
ンド回路７５、マスターラッチ７６、およびマスターラ
ッチ７６の出力をラッチしてオア回路７４の一方の入力
端子に入力させるスレーブラッチ７７から構成されてい
る。

【００２７】外部から入力されたアドレスはデコーダ７
０によってデコードされ、そのアドレスが図５のＡレジ
スタ１を指すものである時には、そのことを示す信号
外１

【００２８】

【外１】

【００２９】が第２のアンド回路７３の一方の入力端子
に入力される。この時マスタースレーブラッチ７１に入
力されるスレーブエラー信号は‘Ｈ’であり、リード／
ライト選択信号がリードを示す‘Ｈ’であれば第１のア
ンド回路７２の出力外２

【００３０】

【外２】

【００３１】は‘Ｈ’となり、その信号は第２のアンド
回路７３のもう一方の入力端子に入力される。そして第
２のアンド回路７３の出力はオア回路７４を介して第３
のアンド回路７５に入力される。

【００３２】第３のアンド回路７５のもう一方の入力端
子には負論理のデータストローブ信号（ＤＳ＃）が入力
されている。この信号はＡレジスタの内容を受け取った
ことを示す、例えばホストＣＰＵから入力される信号で
あり、この信号が‘Ｌ’にアサートされないとき第３の
アンド回路７５の出力は‘Ｈ’であり、その値はマスタ
ーラッチ６０に入力される。

【００３３】マスターラッチ６０内部のスリーステート
バッファ６０ａはクロックが‘Ｌ’レベルの時にオンと
なるスリーステートバッファであり、第３のアンド回路
７５の出力はラッチ作用を持つインバータ６０ｂと６０
ｃ（６０ｃによるフィードバックによってラッチ作用が
行われる）によってラッチされる。そしてその結果は、
図５に示したバッファ６１を介して、２つのスレーブラ
ッチ６２に与えられることになる。

【００３４】図７において第２のアンド回路７３、オア
回路７４、および第３のアンド回路７５は全体として１
つのリセットセットフリップフロップ（Ｒ−ＳＦＦ）
を構成している。すなわち、このＦＦは外部からデータ
を受け取ったことを示すデータストローブ信号がリセッ
ト信号としてアサートされるまでセット状態を維持する
ものであり、これは外部からデータを受け取ったことを
示す信号が入力されない限りデータ出力状態を維持する
必要があるためである。その状態を維持するために、オ
ア回路７４に対してスレーブラッチ７７の出力が入力さ
れる。

【００３５】このスレーブラッチの出力内容は図５にお
けるスレーブラッチ６２の出力内容と同じであるが、本
発明においてはスレーブラッチ６２がアドレス制御部２
内のマスターラッチ６０と離れた位置に設けられるため
に、オア回路７４への配線が長くなり、信号遅延の問題
などが生じるためにスレーブラッチ７７が独立して設け
られている。またスレーブラッチの内容をフィードバッ
クさせる理由は、マスターラッチの出力をフィードバッ
クさせるのではデータがすぐに切り換わってしまってセ
ット状態が保てないためである。

【００３６】図８は図７のアドレス判定部の出力がバッ
ファ６１を介して入力されるデータバス制御部（ＤＣＮ
Ｔ）の構成ブロック図である。同図において、データバ
ス制御部はスレーブラッチ６２とその出力を入出力部
（Ｉ／Ｏ）５３に出力するためのバッファ８１から構成
されている。スレーブラッチ６２の構成は図７における
マスターラッチ６０の構成と類似しているが、マスター
ラッチ６０内部のスリーステートバッファ６０ａがクロ
ック信号の‘Ｌ’レベルでオンとなったのに対して、ス
レーブラッチ６２内のスリーステートバッファ６２ａは
クロック信号の‘Ｈ’レベルでオンとなる点だけが異な
っている。

【００３７】図９はデータバスに対する入出力部（Ｉ／
Ｏ）の構成ブロック図である。同図において入出力部
は、図８に示したデータバス制御部のバッファ８１から
出力されるデータバススリーステート制御信号が入力さ
れるインバータ８３、データバスへの出力データ、すな
わち図５においてＡレジスタアクセス信号がアサートさ
れた時のＡレジスタの内容が内部データバスを介して入
力される出力用フリップフロップ８４、アンドゲート８
５、ノアゲート８６、ＭＯＳＦＥＴ８７，８８および
外部からデータバスを介して入力されるデータを格納す
る入力用フリップフロップ８９から構成される。

【００３８】なお図９において、Ｄｎ９０はデータバス
１ビット分を示し、図４において入出力部（Ｉ／Ｏ）５
３が６４ビット分存在することに対応している。そして
この６４ビット分の入出力部のうち、３２ビット分ずつ
のデータ出力が図４の２つのデータバス制御部５４によ
ってそれぞれ制御されることになる。すなわちデータ出
力時には図７の第２のアンド回路７３、オア回路７４、
および第３のアンド回路７５によって論理値‘１’がマ
スターラッチ６０に入力され、図８のスレーブラッチ６
２も‘１’をラッチし、図９のＩ／Ｏに対してはデータ
バススリーステート制御信号として‘１’が入力され
る。

【００３９】図１０は本発明におけるデータ出力タイミ
ングと従来例との比較説明図である。前述のようにＡレ
ジスタのリードが２クロックサイクルで行われるものと
し、従来例すなわち図１１においてはマスタースレーブ
ラッチ４への出力制御信号のラッチが第２クロックの立
ち上がりエッジで行われるものとして本発明の効果を説
明する。

【００４０】本発明においては、図７，図８で説明した
ようにマスターラッチへのラッチはクロックが‘Ｌ’レ
ベル、スレーブラッチへのラッチは‘Ｈ’レベルの時に
行われる。このため第１クロックで入力されたチップセ
レクト信号、リード／ライト選択信号などに対応して、
Ａレジスタアドレスが第１クロックの後半において出力
されると、図７において直ちに第３のアンド回路７５の
出力のマスターラッチ６０へのラッチが行われ、その出
力は例えば図に示す配線ディレーの後に第２クロックが
‘Ｈ’の区間でスレーブラッチ６２に伝えられ、直ちに
データ出力、すなわちＡレジスタの内容の出力が行われ
る。

【００４１】そして外部からのＤＳ＃信号がアサートさ
れると、第３のクロックの立ち上がりによってそれが検
出され、その時点で図９におけるデータバススリーステ
ート制御信号は‘Ｌ’となり、データ出力は停止され
る。このため従来例、すなわち第２クロックの立ち上が
りでマスタースレーブラッチの出力が行われ、配線ディ
レーの後にデータ出力が行われる場合に比べて、データ
出力までの時間が短くなる。

【００４２】

【発明の効果】以上詳細に説明したように、本発明によ
ればマスターラッチを含むアドレス制御部をアドレス入
力端子の近くに、またスレーブラッチを含むデータバス
制御部をデータバス外部端子部の近くに配置することに
より、入力信号に対するセットアップタイムと出力信号
出力までのディレータイムの両方を同時に改善すること
が可能となり、集積回路における高周波特性の改善に寄
与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理構成ブロック図である。

【図２】本発明の対象としてのベクトルプロセッサユニ
ットの一般的構成を示すブロック図である。

【図３】ベクトルプロセッサユニットを含むコンピュー
タシステムの構成を示すブロック図である。

【図４】ベクトルプロセッサユニットの実施例の構成を
示すブロック図である。

【図５】本発明におけるマスターラッチとスレーブラッ
チの配置の実施例を示すブロック図である。

【図６】アドレス制御部の構成を示すブロック図であ
る。

【図７】アドレス判定部の構成を示すブロック図であ
る。

【図８】データバス制御部（ＤＣＮＴ）の構成を示すブ
ロック図である。

【図９】入出力部（Ｉ／Ｏ）の構成を示すブロック図で
ある。

【図１０】本発明の効果を説明するためのタイムチャー
トである。

【図１１】集積回路におけるマスタースレーブラッチの
配置の従来例を示す図である。

【符号の説明】

１Ａレジスタ２アドレス制御部３データバス制御部（ＤＣＮＴ）１０集積回路１１入力端子１２，６０マスターラッチ１３出力端子１４，６２スレーブラッチ２１ベクトルプロセッサユニット４１ホストＣＰＵ４４メモリ５３入出力部（Ｉ／Ｏ）

Claims

【特許請求の範囲】

【請求項１】単相クロックで制御される集積回路（１
０）において、外部からの入力信号と内部の制御信号とに対応して出力
信号を制御するための出力制御信号をラッチするマスタ
ースレーブラッチを、前記外部からの入力信号の入力端
子（１１）の近くに配置されるマスターラッチ（１２）
と、該マスターラッチ（１２）の出力が入力され、前記出力
信号の出力端子（１３）の近くに配置されるスレーブラ
ッチ（１４）と、に分割して構成することにより、前記入力信号に対する
セットアップタイム、および出力信号出力までのディレ
ータイムの両方の向上を図ることを特徴とする集積回
路。
【請求項２】前記マスターラッチ（１２）に対して、
該マスターラッチ（１２）の出力が入力されるスレーブ
ラッチ（１４）を２つ備えたことを特徴とする請求項１
記載の集積回路。
【請求項３】前記入力信号に対するセットアップタイ
ム、および出力信号出力までのディレータイムを分割さ
れたスレーブラッチ同志で略等しくすることを特徴とす
る請求項１記載の集積回路。