JPH06209565A - Ｍｏｓ形半導体素子の保護方法及び保護回路 - Google Patents
Ｍｏｓ形半導体素子の保護方法及び保護回路Info
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- JPH06209565A JPH06209565A JP218793A JP218793A JPH06209565A JP H06209565 A JPH06209565 A JP H06209565A JP 218793 A JP218793 A JP 218793A JP 218793 A JP218793 A JP 218793A JP H06209565 A JPH06209565 A JP H06209565A
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Abstract
(57)【要約】
【目的】 本発明は、主ＭＯＳ形半導体素子と、これ
に並列接続される検出用半導体素子から成るスイッチン
グ回路を直列接続して電力変換装置の構成要素とする場
合、主ＭＯＳ形半導体素子の利用率の向上を図ると共
に、上下のスイッチング回路が同時にオンする短絡事故
を防止することを目的とする。 【構成】 主ＭＯＳ形半導体素子１０のゲ―トとゲ―ト
駆動回路６―１とをＯＦＦ―ＤＤＥＬＡＹ回路１３を介
して接続し、検出用半導体素子１２のゲ―トゲ―ト駆動
回路とをＯＮ―ＤＥＬＡＹ回路１４を介して接続して成
るＭＯＳ形半導体素子の保護回路。
に並列接続される検出用半導体素子から成るスイッチン
グ回路を直列接続して電力変換装置の構成要素とする場
合、主ＭＯＳ形半導体素子の利用率の向上を図ると共
に、上下のスイッチング回路が同時にオンする短絡事故
を防止することを目的とする。 【構成】 主ＭＯＳ形半導体素子１０のゲ―トとゲ―ト
駆動回路６―１とをＯＦＦ―ＤＤＥＬＡＹ回路１３を介
して接続し、検出用半導体素子１２のゲ―トゲ―ト駆動
回路とをＯＮ―ＤＥＬＡＹ回路１４を介して接続して成
るＭＯＳ形半導体素子の保護回路。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ形半導体素子の
保護方法及び保護回路に関するものである。
保護方法及び保護回路に関するものである。
【０００２】
【従来の技術】従来技術を図４、図５及び図６を参照し
て説明する。
て説明する。
【０００３】図４において、１―１，１―２は主ＭＯＳ
形半導体素子で、ここでは一例としてＩＧＢＴを用い
た。２―１，２―２は直流電源、３はリアクトルで、図
４の回路は一般的にハ―フブリッジ回路と呼ばれる回路
である。
形半導体素子で、ここでは一例としてＩＧＢＴを用い
た。２―１，２―２は直流電源、３はリアクトルで、図
４の回路は一般的にハ―フブリッジ回路と呼ばれる回路
である。
【０００４】図４に示すような回路で、主ＩＧＢＴ１―
１と主ＩＧＢＴ１―２が同時にＯＮしてしまうと、電流
が負荷であるリアクトル３を通らず主ＩＧＢＴ１―１と
１―２を通過して電源が短絡してしまうために、それを
防止する目的で図６に示すように主ＩＧＢＴ１―１のＯ
Ｎ区間と主ＩＧＢＴ１―２のＯＮ区間の間にデッドタイ
ムという主ＩＧＢＴ１―１と主ＩＧＢＴ１―２の両方と
もＯＮしていない区間を設けている。
１と主ＩＧＢＴ１―２が同時にＯＮしてしまうと、電流
が負荷であるリアクトル３を通らず主ＩＧＢＴ１―１と
１―２を通過して電源が短絡してしまうために、それを
防止する目的で図６に示すように主ＩＧＢＴ１―１のＯ
Ｎ区間と主ＩＧＢＴ１―２のＯＮ区間の間にデッドタイ
ムという主ＩＧＢＴ１―１と主ＩＧＢＴ１―２の両方と
もＯＮしていない区間を設けている。
【０００５】しかし、それにも拘らず主ＩＧＢＴ１―
１，１―２がノイズ等で誤って同時にＯＮして主ＩＧＢ
Ｔ１―１，１―２に過電流が流れると言う故障モ―ドが
ある。この過電流により素子破壊を防ぐための従来の保
護回路について説明する。図５は、図４の主ＩＧＢＴ１
―１のコレクタ端子７―１、エミッタ端子８―１に囲ま
れた（Ａ）部の拡大図である。
１，１―２がノイズ等で誤って同時にＯＮして主ＩＧＢ
Ｔ１―１，１―２に過電流が流れると言う故障モ―ドが
ある。この過電流により素子破壊を防ぐための従来の保
護回路について説明する。図５は、図４の主ＩＧＢＴ１
―１のコレクタ端子７―１、エミッタ端子８―１に囲ま
れた（Ａ）部の拡大図である。
【０００６】従来の保護回路の構成は、検出用半導体素
子４―１（ここでは一例としてＩＧＢＴを用いた）と検
出用半導体素子４―１の通電電流検出用電流検出の一例
として検出用抵抗５―１を直列に接続したものを、主Ｉ
ＧＢＴ１―１に並列に接続した構成となっている。又、
主ＩＧＢＴ１―１と検出用ＩＧＢＴ４―１は、ゲ―ト駆
動回路６―１からの同一のゲ―トによって動作させてい
る。主ＩＧＢＴ１―１に過電流が流れると、検出用ＩＧ
ＢＴ４―１にも比例した過電流が流れる。
子４―１（ここでは一例としてＩＧＢＴを用いた）と検
出用半導体素子４―１の通電電流検出用電流検出の一例
として検出用抵抗５―１を直列に接続したものを、主Ｉ
ＧＢＴ１―１に並列に接続した構成となっている。又、
主ＩＧＢＴ１―１と検出用ＩＧＢＴ４―１は、ゲ―ト駆
動回路６―１からの同一のゲ―トによって動作させてい
る。主ＩＧＢＴ１―１に過電流が流れると、検出用ＩＧ
ＢＴ４―１にも比例した過電流が流れる。
【０００７】検出用抵抗５―１の電圧より過電流を読み
取り、主ＩＧＢＴ１―１の短絡過電流を検知し、ゲ―ト
信号を絞って短絡過電流を減少させ、最終的にはゲ―ト
信号を停止して短絡電流を遮断するという保護を行って
いる。
取り、主ＩＧＢＴ１―１の短絡過電流を検知し、ゲ―ト
信号を絞って短絡過電流を減少させ、最終的にはゲ―ト
信号を停止して短絡電流を遮断するという保護を行って
いる。
【０００８】
【発明が解決しようとする課題】主ＩＧＢＴ１―１のＯ
Ｎと主ＩＧＢＴ１―２のＯＮの間の区間、つまり両ＩＧ
ＢＴが共にＯＦＦしている区間であるデッドタイムは、
短い方が素子の利用率が向上して望ましい。しかし、上
下素子の短絡は主ＩＧＢＴ１―１と１―２とで発生する
だけでなく、例えば主ＩＧＢＴ１―２と検出用ＩＧＢＴ
４―１との間でも発生する。
Ｎと主ＩＧＢＴ１―２のＯＮの間の区間、つまり両ＩＧ
ＢＴが共にＯＦＦしている区間であるデッドタイムは、
短い方が素子の利用率が向上して望ましい。しかし、上
下素子の短絡は主ＩＧＢＴ１―１と１―２とで発生する
だけでなく、例えば主ＩＧＢＴ１―２と検出用ＩＧＢＴ
４―１との間でも発生する。
【０００９】故に、主ＩＧＢＴどうしの関係で決定され
たデッドタイムの下では、検出用ＩＧＢＴが主ＩＧＢＴ
より早くＯＮさせると、検出用ＩＧＢＴと主ＩＧＢＴ間
で短絡が発生するので、デッドタイムは主ＩＧＢＴと検
出用ＩＧＢＴ間で決定される。 このため、主ＩＧＢＴ
どうしのデッドタイムはさらに長くなり利用率が低下す
る問題がある。つまり、検出用ＩＧＢＴを主ＩＧＢＴよ
り早くＯＮさせたり遅くＯＦＦさせることは素子の利用
率が低下するという問題が発生する。
たデッドタイムの下では、検出用ＩＧＢＴが主ＩＧＢＴ
より早くＯＮさせると、検出用ＩＧＢＴと主ＩＧＢＴ間
で短絡が発生するので、デッドタイムは主ＩＧＢＴと検
出用ＩＧＢＴ間で決定される。 このため、主ＩＧＢＴ
どうしのデッドタイムはさらに長くなり利用率が低下す
る問題がある。つまり、検出用ＩＧＢＴを主ＩＧＢＴよ
り早くＯＮさせたり遅くＯＦＦさせることは素子の利用
率が低下するという問題が発生する。
【００１０】本発明の目的は、図３に示すような主ＭＯ
Ｓ形半導体素子と検出用半導体素子の動作タイミングを
主ＭＯＳ形半導体素子がＯＮする場合は検出用半導体素
子を遅くＯＮさせ主ＭＯＳ形半導体素子がＯＦＦする場
合は検出用半導体素子を早くＯＦＦさせることによりデ
ッドタイムを最小限にして主ＭＯＳ形半導体素子の利用
率を向上させたＭＯＳ形半導体素子の保護方法及び保護
回路を提供することにある。
Ｓ形半導体素子と検出用半導体素子の動作タイミングを
主ＭＯＳ形半導体素子がＯＮする場合は検出用半導体素
子を遅くＯＮさせ主ＭＯＳ形半導体素子がＯＦＦする場
合は検出用半導体素子を早くＯＦＦさせることによりデ
ッドタイムを最小限にして主ＭＯＳ形半導体素子の利用
率を向上させたＭＯＳ形半導体素子の保護方法及び保護
回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、図１に示すように、主ＭＯＳ形半導体素
子１０のゲ―トとゲ―ト駆動回路６―１とをＯＦＦ―Ｄ
ＤＥＬＡＹ回路１３を介して接続し、検出用半導体素子
１２のゲ―トとゲ―ト駆動回路６―１とをＯＮ―ＤＥＬ
ＡＹ回路１４を介して接続したことを特徴とするもので
ある。
成するために、図１に示すように、主ＭＯＳ形半導体素
子１０のゲ―トとゲ―ト駆動回路６―１とをＯＦＦ―Ｄ
ＤＥＬＡＹ回路１３を介して接続し、検出用半導体素子
１２のゲ―トとゲ―ト駆動回路６―１とをＯＮ―ＤＥＬ
ＡＹ回路１４を介して接続したことを特徴とするもので
ある。
【００１２】
【作用】主ＭＯＳ形半導体素子１０がＯＮするには、検
出用半導体素子１２のゲ―トにＯＮ―ＤＥＬＡＹがかか
り、主ＭＯＳ形半導体素子１０の方が早くＯＮする。
出用半導体素子１２のゲ―トにＯＮ―ＤＥＬＡＹがかか
り、主ＭＯＳ形半導体素子１０の方が早くＯＮする。
【００１３】主ＭＯＳ形半導体素子１０がＯＦＦする場
合は、主ＭＯＳ形半導体素子１０のゲ―トにＯＦＦ―Ｄ
ＥＬＡＹがかかり、検出用半導体素子１２の方が早くＯ
ＦＦする。上記のような作用によって、デッドタイムを
最小限にすることができるので、主ＭＯＳ形半導体素子
の利用率を最大限に上げることができる。
合は、主ＭＯＳ形半導体素子１０のゲ―トにＯＦＦ―Ｄ
ＥＬＡＹがかかり、検出用半導体素子１２の方が早くＯ
ＦＦする。上記のような作用によって、デッドタイムを
最小限にすることができるので、主ＭＯＳ形半導体素子
の利用率を最大限に上げることができる。
【００１４】
【実施例】以下本発明の一実施例を図１及び図２を参照
して説明する。図２は、図１に示す本発明の一実施例を
具体化した回路構成図である。
して説明する。図２は、図１に示す本発明の一実施例を
具体化した回路構成図である。
【００１５】この実施例では、ＯＦＦ―ＤＥＬＡＹ回路
１３を抵抗１５とダイオ―ド１６の並列回路によって構
成している。次に、ＯＮ―ＤＥＬＡＹ回路１４をダイオ
―ド１７と抵抗１８の並列回路によって構成している。
尚、本実施例に於ては、主ＭＯＳ形半導体素子１０の一
例としてＩＧＢＴ１―１、検出用半導体素子１２の一例
としてＩＧＢＴ４―１を用いて構成した。
１３を抵抗１５とダイオ―ド１６の並列回路によって構
成している。次に、ＯＮ―ＤＥＬＡＹ回路１４をダイオ
―ド１７と抵抗１８の並列回路によって構成している。
尚、本実施例に於ては、主ＭＯＳ形半導体素子１０の一
例としてＩＧＢＴ１―１、検出用半導体素子１２の一例
としてＩＧＢＴ４―１を用いて構成した。
【００１６】ゲ―ト駆動回路６―１と検出用ＩＧＢＴ４
―１のゲ―トとをＯＮ―ＤＥＬＡＹ回路１４を介して接
続し、ゲ―ト駆動回路６―１と主ＩＧＢＴ１―１のゲ―
トをＯＦＦ―ＤＥＬＡＹ回路１３を接続する。
―１のゲ―トとをＯＮ―ＤＥＬＡＹ回路１４を介して接
続し、ゲ―ト駆動回路６―１と主ＩＧＢＴ１―１のゲ―
トをＯＦＦ―ＤＥＬＡＹ回路１３を接続する。
【００１７】図２の主ＩＧＢＴ１―１をＯＮさせる場
合、ゲ―ト駆動回路６―１とエミッタ端子７―１に正の
ゲ―ト電圧をかけると、主ＩＧＢＴ１―１のゲ―ト・エ
ミッタ間にかかるゲ―ト電圧は、ＯＦＦ―ＤＥＬＡＹ回
路１３のダイオ―ド１６によって通常の遅れの無いＯＮ
動作を行い、検出用ＩＧＢＴ４―１のゲ―ト・エミッタ
間にかかるゲ―ト電圧は、ＯＮ―ＤＥＬＡＹ回路１４の
抵抗１８によって検出用ＩＧＢＴ４―１のＯＮ動作を遅
らせる。これによって、主ＩＧＢＴ１―１がＯＮする場
合ＯＮ―ＤＥＬＡＹ回路１４によって、主ＩＧＢＴ１―
１が検出用ＩＧＢＴ４―１より先にＯＮする。
合、ゲ―ト駆動回路６―１とエミッタ端子７―１に正の
ゲ―ト電圧をかけると、主ＩＧＢＴ１―１のゲ―ト・エ
ミッタ間にかかるゲ―ト電圧は、ＯＦＦ―ＤＥＬＡＹ回
路１３のダイオ―ド１６によって通常の遅れの無いＯＮ
動作を行い、検出用ＩＧＢＴ４―１のゲ―ト・エミッタ
間にかかるゲ―ト電圧は、ＯＮ―ＤＥＬＡＹ回路１４の
抵抗１８によって検出用ＩＧＢＴ４―１のＯＮ動作を遅
らせる。これによって、主ＩＧＢＴ１―１がＯＮする場
合ＯＮ―ＤＥＬＡＹ回路１４によって、主ＩＧＢＴ１―
１が検出用ＩＧＢＴ４―１より先にＯＮする。
【００１８】次に、主ＩＧＢＴ１―１をＯＦＦさせる場
合、ゲ―ト駆動回路６―１とエミッタ端子８―１に負の
ゲ―ト電圧を掛ると、検出用ＩＧＢＴ４―１は、ＯＮ―
ＤＥＬＡＹ回路１４のダイオ―ド１７によって通常の遅
れの無いＯＦＦ動作を行い、主ＩＧＢＴ１―１は、ＯＦ
Ｆ―ＤＥＬＡＹ回路１３の抵抗１５によってＯＦＦ動作
を遅らせる。これによって、主ＩＧＢＴ１―１がＯＦＦ
動作する場合ＯＦＦ―ＤＥＬＡＹ回路１３によって、検
出用ＩＧＢＴ４―１が主ＩＧＢＴ１―１より先にＯＦＦ
する。
合、ゲ―ト駆動回路６―１とエミッタ端子８―１に負の
ゲ―ト電圧を掛ると、検出用ＩＧＢＴ４―１は、ＯＮ―
ＤＥＬＡＹ回路１４のダイオ―ド１７によって通常の遅
れの無いＯＦＦ動作を行い、主ＩＧＢＴ１―１は、ＯＦ
Ｆ―ＤＥＬＡＹ回路１３の抵抗１５によってＯＦＦ動作
を遅らせる。これによって、主ＩＧＢＴ１―１がＯＦＦ
動作する場合ＯＦＦ―ＤＥＬＡＹ回路１３によって、検
出用ＩＧＢＴ４―１が主ＩＧＢＴ１―１より先にＯＦＦ
する。
【００１９】上記の作用により、検出用ＩＧＢＴ４―１
はＤＥＬＡＹ回路の作用により主ＩＧＢＴのＯＮ区間よ
り内側でＯＮ動作するので、主ＩＧＢＴ間のデッドタイ
ムを最小限に小さくすることが出来、主ＩＧＢＴの利用
率を向上出来る。
はＤＥＬＡＹ回路の作用により主ＩＧＢＴのＯＮ区間よ
り内側でＯＮ動作するので、主ＩＧＢＴ間のデッドタイ
ムを最小限に小さくすることが出来、主ＩＧＢＴの利用
率を向上出来る。
【００２０】上記の動作特性により、主ＩＧＢＴ１―１
が動作中に、検出用ＩＧＢＴ４―１は、ＤＥＬＡＹ回路
の分主ＩＧＢＴより内側で動作するので、主ＩＧＢＴ間
のデッドタイムを最小限に出来るので、利用率が向上す
るという効果が得られる。
が動作中に、検出用ＩＧＢＴ４―１は、ＤＥＬＡＹ回路
の分主ＩＧＢＴより内側で動作するので、主ＩＧＢＴ間
のデッドタイムを最小限に出来るので、利用率が向上す
るという効果が得られる。
【００２１】以上の説明では、主ＩＧＢＴ１―１，１―
２を素子単体として説明したが、主ＩＧＢＴ１―１，１
―２が複数直列または並列接続した場合も同一の効果が
得られる。
２を素子単体として説明したが、主ＩＧＢＴ１―１，１
―２が複数直列または並列接続した場合も同一の効果が
得られる。
【００２２】又、ＯＮ―ＤＥＬＡＹやＯＦＦ―ＤＥＬＡ
Ｙ回路を主ＩＧＢＴ１―１や検出用ＩＧＢＴ４―１と物
理的に別回路として製作しても良いし、主ＩＧＢＴ１―
１や検出用ＩＧＢＴ４―１を同一半導体ペレット上、ま
たは、同一半導体パッケ―ジ内に製作しても同一の効果
を得ることができる。
Ｙ回路を主ＩＧＢＴ１―１や検出用ＩＧＢＴ４―１と物
理的に別回路として製作しても良いし、主ＩＧＢＴ１―
１や検出用ＩＧＢＴ４―１を同一半導体ペレット上、ま
たは、同一半導体パッケ―ジ内に製作しても同一の効果
を得ることができる。
【００２３】
【発明の効果】以上説明のように、本発明によれば、検
出用半導体素子は主ＭＯＳ形半導体素子よりＤＥＬＡＹ
回路分内側で動作するので、主ＭＯＳ形半導体素子のテ
ッドタイムを最小限にすることができるので、主ＭＯＳ
形半導体素子の利用率が向上しながら主ＭＯＳ形半導体
素子を保護できるという著しい効果が得られる。
出用半導体素子は主ＭＯＳ形半導体素子よりＤＥＬＡＹ
回路分内側で動作するので、主ＭＯＳ形半導体素子のテ
ッドタイムを最小限にすることができるので、主ＭＯＳ
形半導体素子の利用率が向上しながら主ＭＯＳ形半導体
素子を保護できるという著しい効果が得られる。
【図１】本発明の一実施例を示すブロック図。
【図２】図１の具体的一例を示した回路構成図。
【図３】本発明の動作を説明するための動作タイミング
図。
図。
【図４】ＭＯＳ形半導体素子の適用例を示すハ―フブリ
ッジ回路。
ッジ回路。
【図５】図４の一部詳細図。
【図６】ＭＯＳ形半導体素子を保護する原理を説明する
ためのタイミング図。
ためのタイミング図。
１―１，１―２ …主ＩＧＢＴ ２―１，２―
２ …直流電源 ３ …リアクトル ４―１
…検出用ＩＧＢＴ ５―１ …検出用抵抗 ６―１
…ゲ―ト駆動回路 ７―１ …コレクタ端子 ８―１
…エッタ端子 １０ …主ＭＯＳ形半導体素子 １２ …検出用半導体素子 １３ …ＯＦＦ―ＤＥＬＡＹ回路 １４ …ＯＮ―ＤＥＬＡＹ回路 １５，１８ …抵抗 １６，１７ …ダイオ―ド
２ …直流電源 ３ …リアクトル ４―１
…検出用ＩＧＢＴ ５―１ …検出用抵抗 ６―１
…ゲ―ト駆動回路 ７―１ …コレクタ端子 ８―１
…エッタ端子 １０ …主ＭＯＳ形半導体素子 １２ …検出用半導体素子 １３ …ＯＦＦ―ＤＥＬＡＹ回路 １４ …ＯＮ―ＤＥＬＡＹ回路 １５，１８ …抵抗 １６，１７ …ダイオ―ド
Claims (2)
- 【請求項１】 検出用半導体素子と、この検出用半
導体素子の通電電流を検出する電流検出器との直列回路
を、主ＭＯＳ形半導体素子に並列に接続したスイッチン
グ回路を少なくとも２組直流電源間に接続して成る回路
において、前記検出用半導体素子を前記主ＭＯＳ形半導
体素子より遅くオンさせ速くオフさせることを特徴とす
るＭＯＳ形半導体素子の保護方法。 - 【請求項２】 検出用半導体素子と、この検出用半
導体素子の通電電流を検出する電流検出器との直列回路
を、主ＭＯＳ形半導体素子に並列に接続し、前記電流検
出用半導体素子及び主ＭＯＳ形半導体素子に同一のタイ
ミングでゲ―ト信号を供給するゲ―ト駆動回路を備えた
スイッチング回路を少なくとも２組直流電源間に接続し
て成る回路において、各スイッチング回路はゲ―ト駆動
回路と検出用半導体素子のゲ―トの間にＯＮ−ＤＥＬＡ
Ｙ回路を、ゲ―ト駆動回路と主ＭＯＳ形半導体素子のゲ
―トの間にＯＦＦ―ＤＥＬＡＹ回路を設けたことを特徴
とするＭＯＳ形半導体素子の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP218793A JPH06209565A (ja) | 1993-01-11 | 1993-01-11 | Ｍｏｓ形半導体素子の保護方法及び保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP218793A JPH06209565A (ja) | 1993-01-11 | 1993-01-11 | Ｍｏｓ形半導体素子の保護方法及び保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209565A true JPH06209565A (ja) | 1994-07-26 |
Family
ID=11522365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP218793A Pending JPH06209565A (ja) | 1993-01-11 | 1993-01-11 | Ｍｏｓ形半導体素子の保護方法及び保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012207222A1 (de) | 2011-05-02 | 2012-11-08 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| EP2597767A3 (en) * | 2011-11-25 | 2014-08-06 | Mitsubishi Electric Corporation | Inverter device and air conditioner including the same |
| JP2014150696A (ja) * | 2013-02-04 | 2014-08-21 | Denso Corp | 電子装置 |
-
1993
- 1993-01-11 JP JP218793A patent/JPH06209565A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012207222A1 (de) | 2011-05-02 | 2012-11-08 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| US8766702B2 (en) | 2011-05-02 | 2014-07-01 | Mitsubishi Electric Corporation | Power semiconductor device having plurality of switching elements connected in parallel |
| DE102012207222B4 (de) * | 2011-05-02 | 2016-05-25 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| DE102012025769B3 (de) * | 2011-05-02 | 2016-07-14 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung mit einer Mehrzahl parallel geschalteter Schaltelemente |
| EP2597767A3 (en) * | 2011-11-25 | 2014-08-06 | Mitsubishi Electric Corporation | Inverter device and air conditioner including the same |
| JP2014150696A (ja) * | 2013-02-04 | 2014-08-21 | Denso Corp | 電子装置 |
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