JPH0621504A - 接合電界効果型光電変換素子とその駆動法 - Google Patents
接合電界効果型光電変換素子とその駆動法Info
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- JPH0621504A JPH0621504A JP4172241A JP17224192A JPH0621504A JP H0621504 A JPH0621504 A JP H0621504A JP 4172241 A JP4172241 A JP 4172241A JP 17224192 A JP17224192 A JP 17224192A JP H0621504 A JPH0621504 A JP H0621504A
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Abstract
(57)【要約】
【目的】 蓄積モード動作、非破壊モード動作、高い増
幅率を同時に実現する接合電界効果型光電変換素子を提
供する。 【構成】 ドレインとなるＮ+ 型基板２０１中に島状の
Ｐ型裏面ゲート２０２を形成し、その中央部に基板表面
に達するＮ+ ソース２０３を設ける。ソースのまわりの
表面ゲート上にＮ型チャネル２０４を形成し、その上に
Ｐ型表面ゲート２０５を形成し、その上の基板表面にソ
ース２０３と接続したＮ型+ ピンゲート２０６を設け、
ピンゲート２０６と表面ゲート２０５の側面を絶縁膜で
基板２０１と分離する。動作はまず、裏面ゲート２０２
に負の大きな電圧を与えて表面ゲート２０５を空乏化さ
せ、続いてこれより小さな負の電圧を一定期間与えて、
入射光によって表面ゲート２０５に発生した正孔を蓄積
する。次に表面ゲート２０２を負の小さな電位にしてソ
ース、ドレイン間にバイアス電流と表面ゲート２０５に
蓄積した電荷に比例する信号電流を流す。
幅率を同時に実現する接合電界効果型光電変換素子を提
供する。 【構成】 ドレインとなるＮ+ 型基板２０１中に島状の
Ｐ型裏面ゲート２０２を形成し、その中央部に基板表面
に達するＮ+ ソース２０３を設ける。ソースのまわりの
表面ゲート上にＮ型チャネル２０４を形成し、その上に
Ｐ型表面ゲート２０５を形成し、その上の基板表面にソ
ース２０３と接続したＮ型+ ピンゲート２０６を設け、
ピンゲート２０６と表面ゲート２０５の側面を絶縁膜で
基板２０１と分離する。動作はまず、裏面ゲート２０２
に負の大きな電圧を与えて表面ゲート２０５を空乏化さ
せ、続いてこれより小さな負の電圧を一定期間与えて、
入射光によって表面ゲート２０５に発生した正孔を蓄積
する。次に表面ゲート２０２を負の小さな電位にしてソ
ース、ドレイン間にバイアス電流と表面ゲート２０５に
蓄積した電荷に比例する信号電流を流す。
Description
【０００１】
【産業上の利用分野】本発明は接合電界効果型光電変換
素子とその駆動法に関する。
素子とその駆動法に関する。
【０００２】
【従来の技術】増幅型の光電変換素子としてはホトトラ
ンジスタがある。図２はホトトランジスタの構成図であ
る。ホトトランジスタはＮ+ （或はＰ+ ）エミッタ、Ｐ
型（或はＮ型）ベース、Ｎ型（或はＰ型）コレクタより
なる。エミッタに０電圧、コネクタに＋（或は−）電圧
が印加され、ベースはフロートの状態で動作する。以下
Ｎ+ −Ｐ−Ｎホトトランジスタについて説明するベース
に光が入ると電子正孔対が発生する。電子はエミッタ・
或はコレクタに吸い取られ、正孔はベースに入る。この
ときベースの電位が上昇し、コレクタよりソースへ光入
射強度に比例した電流が流れる。
ンジスタがある。図２はホトトランジスタの構成図であ
る。ホトトランジスタはＮ+ （或はＰ+ ）エミッタ、Ｐ
型（或はＮ型）ベース、Ｎ型（或はＰ型）コレクタより
なる。エミッタに０電圧、コネクタに＋（或は−）電圧
が印加され、ベースはフロートの状態で動作する。以下
Ｎ+ −Ｐ−Ｎホトトランジスタについて説明するベース
に光が入ると電子正孔対が発生する。電子はエミッタ・
或はコレクタに吸い取られ、正孔はベースに入る。この
ときベースの電位が上昇し、コレクタよりソースへ光入
射強度に比例した電流が流れる。
【０００３】この説明から解るようにホトトランジスタ
ではベースに入った正孔はコレクタ、ソース間に電流を
流すとき失われてしまうのでいわゆる非破壊読み出しを
行うことはできない。またベースに正孔を蓄積すること
はできないので、いわゆる蓄積モードで動作させること
はできない。
ではベースに入った正孔はコレクタ、ソース間に電流を
流すとき失われてしまうのでいわゆる非破壊読み出しを
行うことはできない。またベースに正孔を蓄積すること
はできないので、いわゆる蓄積モードで動作させること
はできない。
【０００４】
【発明が解決しようとする課題】以上説明したようにホ
トトランジスタでは非破壊読み出しや、蓄積モードでの
動作ができないことが欠点である。
トトランジスタでは非破壊読み出しや、蓄積モードでの
動作ができないことが欠点である。
【０００５】本発明の目的は非破壊読み出しや蓄積モー
ドでの動作が可能な接合電界効果型光電変換素子とその
駆動法を提供することにある。
ドでの動作が可能な接合電界効果型光電変換素子とその
駆動法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による接合電界効
果型光電変換素子は第１導電型高濃度半導体基板の内部
に島状の第２導電型領域（裏面ゲート）を設け、この第
２導電型領域の上面のほぼ中心に第１導電型高濃度領域
を設け、この高濃度領域の周縁部に第１導電型領域を設
け、この第１導電型領域の上面には第２導電型領域（表
面ゲート）を設け、さらにこの表面ゲートの上面には前
記第１導電型高濃度領域と接続した第１導電型高濃度領
域を設け、さらにこの第１導電型高濃度領域と基板の間
に絶縁膜を設けたものである。
果型光電変換素子は第１導電型高濃度半導体基板の内部
に島状の第２導電型領域（裏面ゲート）を設け、この第
２導電型領域の上面のほぼ中心に第１導電型高濃度領域
を設け、この高濃度領域の周縁部に第１導電型領域を設
け、この第１導電型領域の上面には第２導電型領域（表
面ゲート）を設け、さらにこの表面ゲートの上面には前
記第１導電型高濃度領域と接続した第１導電型高濃度領
域を設け、さらにこの第１導電型高濃度領域と基板の間
に絶縁膜を設けたものである。
【０００７】また本発明による接合電界効果型光電変換
素子の駆動法は、裏面ゲートにそれがｐ型のときは負、
ｎ型のときは正の大きな電圧を与えて表ゲートを空乏化
させ、続いてこれよりも絶対値が小さく同極性電圧一定
期間与えて、表面ゲートに光によって発生したキャリア
を蓄積し、次に裏面ゲートを前記大きな電位と同極性で
絶対値の小さな電位にしてソース、ドレイン間にバイア
ス電流と表面ゲートに蓄積した電荷に比例する信号電流
を流すというものである。
素子の駆動法は、裏面ゲートにそれがｐ型のときは負、
ｎ型のときは正の大きな電圧を与えて表ゲートを空乏化
させ、続いてこれよりも絶対値が小さく同極性電圧一定
期間与えて、表面ゲートに光によって発生したキャリア
を蓄積し、次に裏面ゲートを前記大きな電位と同極性で
絶対値の小さな電位にしてソース、ドレイン間にバイア
ス電流と表面ゲートに蓄積した電荷に比例する信号電流
を流すというものである。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１（ａ）は本発明による接合電界効果型
（以後ＪＦＥＴ型と呼ぶ）光電変換素子の構造を示す平
面図、図１（ｂ）、（ｃ）はそれぞれ図１（ａ）のＡ−
Ａ’線断面図、Ｂ−Ｂ’線断面図である。
（以後ＪＦＥＴ型と呼ぶ）光電変換素子の構造を示す平
面図、図１（ｂ）、（ｃ）はそれぞれ図１（ａ）のＡ−
Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【００１０】まずＪＦＥＴ型光電変換素子の構造につい
て説明する。Ｎ+ 型シリコン基板２０１の内部に島状の
Ｐ型領域２０２が形成されている。Ｎ+ 型シリコン基板
２０１はこの素子のドレインとして働く。また島状にＰ
型領域２０２はこの素子の一つのゲートとして働き、平
面図でみると正六角形である。今後この領域２０２を裏
面ゲートと呼ぶ。
て説明する。Ｎ+ 型シリコン基板２０１の内部に島状の
Ｐ型領域２０２が形成されている。Ｎ+ 型シリコン基板
２０１はこの素子のドレインとして働く。また島状にＰ
型領域２０２はこの素子の一つのゲートとして働き、平
面図でみると正六角形である。今後この領域２０２を裏
面ゲートと呼ぶ。
【００１１】裏面ゲート２０２の上面の中央には、裏面
ゲート２０２と接してこの素子のソースとなるＮ+ 領域
２０３が設けられ、その周縁にはチャネルとなるＮ領域
２０４が同じく裏面ゲート２０２に接して形成されてい
る。このＮ領域２０４の上面と接してＰ型層２０５が設
けられている。平面でみたＮ領域２０４、Ｐ型層２０５
の外縁は裏面ゲート２０２とほぼ同じである。このＰ型
層２０５はこの素子の他のゲートとして働く。今後この
領域を表面ゲートと呼ぶ。この表面ゲート２０５の上面
と接してソース２０３と接続したＮ+ 領域２０６が設け
られている。この領域は表面ゲート２０５の表面側の電
位をソース電位の近傍に固定する（ＰＩＮする）ので、
今後ピンゲートと呼ぶ。またこのピンゲート２０６と表
面ゲート２０５のドレイン側には幅が狭くて深い絶縁膜
層２０７が設けられている。この絶縁膜層２０７の深さ
は必ずしも表面ゲートの下端まで達している必要はな
い。絶縁膜層の深さをピンゲートの下端までとし、それ
以下の部分はＮ+ 領域としてもよい。
ゲート２０２と接してこの素子のソースとなるＮ+ 領域
２０３が設けられ、その周縁にはチャネルとなるＮ領域
２０４が同じく裏面ゲート２０２に接して形成されてい
る。このＮ領域２０４の上面と接してＰ型層２０５が設
けられている。平面でみたＮ領域２０４、Ｐ型層２０５
の外縁は裏面ゲート２０２とほぼ同じである。このＰ型
層２０５はこの素子の他のゲートとして働く。今後この
領域を表面ゲートと呼ぶ。この表面ゲート２０５の上面
と接してソース２０３と接続したＮ+ 領域２０６が設け
られている。この領域は表面ゲート２０５の表面側の電
位をソース電位の近傍に固定する（ＰＩＮする）ので、
今後ピンゲートと呼ぶ。またこのピンゲート２０６と表
面ゲート２０５のドレイン側には幅が狭くて深い絶縁膜
層２０７が設けられている。この絶縁膜層２０７の深さ
は必ずしも表面ゲートの下端まで達している必要はな
い。絶縁膜層の深さをピンゲートの下端までとし、それ
以下の部分はＮ+ 領域としてもよい。
【００１２】この素子の各部のサイズと濃度の一例につ
いて述べる。基板２０１のドナー濃度は１×１０1 7 ／
ｃｍ3 、裏面ゲート２０２のアクセプタ濃度は１×１０
1 6／ｃｍ3 、ソース２０３及びピンゲート２０６のド
ナー濃度は１×１０1 7 ／ｃｍ3 、表面ゲート２０５の
アクセプタ濃度は１．３×１０1 5 ／ｃｍ3 、チャネル
のドナー濃度は５×１０1 4 ／ｃｍ3 である。また裏面
ゲート２０２の厚さは約１μｍ、チャネル２０４の厚さ
は３μｍ、表面ゲート２０５の厚さは１μｍ、ピンゲー
ト２０６の厚さは０．５μｍ程度であり、絶縁膜層２０
７の幅は０．１〜１μｍ程度である。
いて述べる。基板２０１のドナー濃度は１×１０1 7 ／
ｃｍ3 、裏面ゲート２０２のアクセプタ濃度は１×１０
1 6／ｃｍ3 、ソース２０３及びピンゲート２０６のド
ナー濃度は１×１０1 7 ／ｃｍ3 、表面ゲート２０５の
アクセプタ濃度は１．３×１０1 5 ／ｃｍ3 、チャネル
のドナー濃度は５×１０1 4 ／ｃｍ3 である。また裏面
ゲート２０２の厚さは約１μｍ、チャネル２０４の厚さ
は３μｍ、表面ゲート２０５の厚さは１μｍ、ピンゲー
ト２０６の厚さは０．５μｍ程度であり、絶縁膜層２０
７の幅は０．１〜１μｍ程度である。
【００１３】次にこの素子の動作について説明する。ま
ずソース２０３およびピンゲート２０６に０ボルトを与
える。また基板（ドレイン）２０１に０．５ボルトを与
える。次に裏面ゲート２０２に大きな負電位（−５ボル
ト程度）を与える。このとき表面ゲート２０５の中の正
孔は裏面ゲート２０２に吸収され、チャネル２０４の中
の電子は基板（ドレイン）２０１に吸収される。
ずソース２０３およびピンゲート２０６に０ボルトを与
える。また基板（ドレイン）２０１に０．５ボルトを与
える。次に裏面ゲート２０２に大きな負電位（−５ボル
ト程度）を与える。このとき表面ゲート２０５の中の正
孔は裏面ゲート２０２に吸収され、チャネル２０４の中
の電子は基板（ドレイン）２０１に吸収される。
【００１４】次に裏面ゲート２０２に前記の大きな負電
位より少し小さい負電位を与える。この電位を今後中間
電位と呼ぶ。中間電位は約−４ボルト程度である。この
中間電位を与えた状態で、この素子の表面から光を入射
するとピンゲート２０６、表面ゲート２０５、チャネル
２０４の表面ゲート側で、発生した正孔はすべて表面ゲ
ート２０５に蓄えられる。またチャネル２０４の裏面ゲ
ート側および裏面ゲート２０２で発生した正孔はすべて
裏面ゲート２０２に吸収される。またピンゲート、表面
ゲート、チャネル、裏面ゲートで発生した電子はすべて
基板（ソース）およびドレインに吸収される。光の入射
がある期間続くと表面ゲート２０５は正孔で満たされ中
性になる。裏面ゲート２０２に与えた中間電位はこの状
態のときチャネル領域を負に保つことのできる電位であ
る。このようにして一定期間の光電変換を行った後、表
面ゲート２０２の電圧を小さな負の電位（−２．５ボル
ト程度）にする。チャネルの電位は光の入射の有無にか
かわらず局部的に正になり、ドレインからソースへ電流
が流れる。この電流は光の入射の有無にかかわらず流れ
る電流と光の入射によって流れる電流に分けられる。今
後前者をバイアス電流と呼び、後者を信号電流と呼ぶ。
バイアス電流は裏面ゲート２０２に印加する電圧を調整
して０にすることもできる。また信号電流は表面ゲート
２０５に蓄積された正孔数に比例するので、前記の一定
期間の光電変換を行っている間に入射した全光量に比例
することになる。
位より少し小さい負電位を与える。この電位を今後中間
電位と呼ぶ。中間電位は約−４ボルト程度である。この
中間電位を与えた状態で、この素子の表面から光を入射
するとピンゲート２０６、表面ゲート２０５、チャネル
２０４の表面ゲート側で、発生した正孔はすべて表面ゲ
ート２０５に蓄えられる。またチャネル２０４の裏面ゲ
ート側および裏面ゲート２０２で発生した正孔はすべて
裏面ゲート２０２に吸収される。またピンゲート、表面
ゲート、チャネル、裏面ゲートで発生した電子はすべて
基板（ソース）およびドレインに吸収される。光の入射
がある期間続くと表面ゲート２０５は正孔で満たされ中
性になる。裏面ゲート２０２に与えた中間電位はこの状
態のときチャネル領域を負に保つことのできる電位であ
る。このようにして一定期間の光電変換を行った後、表
面ゲート２０２の電圧を小さな負の電位（−２．５ボル
ト程度）にする。チャネルの電位は光の入射の有無にか
かわらず局部的に正になり、ドレインからソースへ電流
が流れる。この電流は光の入射の有無にかかわらず流れ
る電流と光の入射によって流れる電流に分けられる。今
後前者をバイアス電流と呼び、後者を信号電流と呼ぶ。
バイアス電流は裏面ゲート２０２に印加する電圧を調整
して０にすることもできる。また信号電流は表面ゲート
２０５に蓄積された正孔数に比例するので、前記の一定
期間の光電変換を行っている間に入射した全光量に比例
することになる。
【００１５】以上の説明により、ソース・ドレイン間に
流れている信号電流は蓄積モードによる電流であり、こ
の電流を流すことによって表面ゲートに蓄積している正
孔は何等の影響も受けないので非破壊モードの電流であ
ることは明らかである。
流れている信号電流は蓄積モードによる電流であり、こ
の電流を流すことによって表面ゲートに蓄積している正
孔は何等の影響も受けないので非破壊モードの電流であ
ることは明らかである。
【００１６】ここで信号電流による信号電荷の増幅度に
ついて考えてみる。今、表面ゲートにｎ個の正孔が蓄積
され、表面ゲートに前述の小さな負電位が印加されると
すると、これによってチャネル中に生ずる電子の数は大
略ｎ／２である。
ついて考えてみる。今、表面ゲートにｎ個の正孔が蓄積
され、表面ゲートに前述の小さな負電位が印加されると
すると、これによってチャネル中に生ずる電子の数は大
略ｎ／２である。
【００１７】この素子のチャネル長をＬ、電子の移動度
をμ、ソース−ドレイン間の電圧をＶD とすると、トラ
ンジットタイムＴｒは、 Ｔｒ＝Ｌ／μＥ 但しＥ＝ＶD ／Ｌ で与えられる。Ｌ＝１．５μｍ μ＝６００ｃｍ
2 ／ｖｏｌｔ・ｓｅｃ，ＶD ＝０．５ボルトとすると
Ｔｒ＝７．５×１０- 1 1 ｓｅｃ となる。信号電
流を読み出している期間をＴR E A D とすると、信号電
荷の増幅度は ＴR E A D ／２Ｔｒ となる。今ＴR E A D を５０μｓｅｃとすると増幅度は
３．３３×１０5 となる。従って表面ゲートにｎ個の正
孔が蓄積された時、読み出し期間にソース、ドレイン間
を流れた電子数は（ｎ／２）×（ＴR E A D ／Ｔｒ）＝
ｎ×３．３３×１０5 となる。
をμ、ソース−ドレイン間の電圧をＶD とすると、トラ
ンジットタイムＴｒは、 Ｔｒ＝Ｌ／μＥ 但しＥ＝ＶD ／Ｌ で与えられる。Ｌ＝１．５μｍ μ＝６００ｃｍ
2 ／ｖｏｌｔ・ｓｅｃ，ＶD ＝０．５ボルトとすると
Ｔｒ＝７．５×１０- 1 1 ｓｅｃ となる。信号電
流を読み出している期間をＴR E A D とすると、信号電
荷の増幅度は ＴR E A D ／２Ｔｒ となる。今ＴR E A D を５０μｓｅｃとすると増幅度は
３．３３×１０5 となる。従って表面ゲートにｎ個の正
孔が蓄積された時、読み出し期間にソース、ドレイン間
を流れた電子数は（ｎ／２）×（ＴR E A D ／Ｔｒ）＝
ｎ×３．３３×１０5 となる。
【００１８】このようにして本発明の素子によって、蓄
積モードと非破壊読み出しと大きな電荷増幅を同時に実
現できる。
積モードと非破壊読み出しと大きな電荷増幅を同時に実
現できる。
【００１９】
【発明の効果】以上説明したように本発明によるソー
ス、ドレイン、裏面ゲート、表面ゲート、チャネル、ピ
ンゲート、およびピンゲートとドレイン間、表面ゲート
とドレイン間を絶縁する絶縁膜を有する、接合電界効果
型光電変換素子によって蓄積モード動作と非破壊モード
動作と高い増幅度を同時に実現できる。
ス、ドレイン、裏面ゲート、表面ゲート、チャネル、ピ
ンゲート、およびピンゲートとドレイン間、表面ゲート
とドレイン間を絶縁する絶縁膜を有する、接合電界効果
型光電変換素子によって蓄積モード動作と非破壊モード
動作と高い増幅度を同時に実現できる。
【図１】本発明の接合電界効果型光電変換素子の構造を
示す平面図および断面図である。
示す平面図および断面図である。
【図２】従来例を示す図である。
２０１ Ｎ+ 基板 ２０２ 裏面ゲート ２０３ ソース ２０４ チャネル ２０５ 表面ゲート ２０６ ピンゲート ２０７ 絶縁膜
Claims (2)
- 【請求項１】 第１導電型高濃度半導体基板の内部に島
状の第２導電型領域（裏面ゲート）を設け、この第２導
電型領域の上面のほぼ中心に第１導電型高濃度領域を設
け、この高濃度領域の周縁部に第１導電領域を設け、こ
の第１導電型領域の上面には第２導電型領域（表面ゲー
ト）を設け、さらにこの表面ゲートの上面には前記第１
導電型高濃度領域と接続した第１導電型高濃度領域を設
け、さらにこの第１導電型領域と基板との間に絶縁膜を
設けたことを特徴とする接合電界効果型光電変換素子。 - 【請求項２】 裏面ゲートにそれがｐ型のときは負、ｎ
型のときは正の大きな電圧を与えて表面ゲートを空乏化
させ、続いてこれよりも絶対値が小さく同極性の電圧を
一定期間与えて、表面ゲートに入射光によって発生した
キャリアを蓄積し、次に裏面ゲートを前記大きな電圧と
同極性で絶対値の小さな電位にしてソース、ドレイン間
にバイアス電流と表面ゲートに蓄積した電荷に比例する
信号電流を流すことを特徴とする請求項１に記載の接合
電界効果型光電変換素子の駆動法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172241A JPH0621504A (ja) | 1992-06-30 | 1992-06-30 | 接合電界効果型光電変換素子とその駆動法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172241A JPH0621504A (ja) | 1992-06-30 | 1992-06-30 | 接合電界効果型光電変換素子とその駆動法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621504A true JPH0621504A (ja) | 1994-01-28 |
Family
ID=15938237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172241A Withdrawn JPH0621504A (ja) | 1992-06-30 | 1992-06-30 | 接合電界効果型光電変換素子とその駆動法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621504A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528059A (en) * | 1993-12-01 | 1996-06-18 | Nikon Corporation | Photoelectric conversion device utilizing a JFET |
| US5714773A (en) * | 1996-10-15 | 1998-02-03 | Lucent Technologies Inc. | Photodiode array for remotely powered lightwave networks |
-
1992
- 1992-06-30 JP JP4172241A patent/JPH0621504A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528059A (en) * | 1993-12-01 | 1996-06-18 | Nikon Corporation | Photoelectric conversion device utilizing a JFET |
| US5714773A (en) * | 1996-10-15 | 1998-02-03 | Lucent Technologies Inc. | Photodiode array for remotely powered lightwave networks |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |