JPH0622237A

JPH0622237A - 多画面テレビジョン受像機とそのメモリ装置

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Publication number: JPH0622237A
Application number: JP17642592A
Authority: JP
Inventors: Shigeo Yoshida; 重雄吉田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1994-01-28
Anticipated expiration: 2013-10-22
Also published as: JP2813270B2

Abstract

(57)【要約】【目的】フレーム遅れ信号を作るためのフレームメモ
リを入力映像信号の時間軸圧縮回路に用いるメモリと兼
用させ映像信号処理回路におけるメモリ容量を減少させ
る。【構成】入力映像信号のフレーム間内挿信号を記憶す
ると共にその遅延信号を導出する複数のフィールドメモ
リ５４、５５、５６を設け、上記遅延信号よりフレーム
遅れ信号と時間軸を圧縮した入力映像信号を得るメモリ
装置を構成する。また上記入力映像信号として小画面用
の映像信号を用い、上記メモリ装置より導出する時間軸
を圧縮した小画面用の映像信号を親画面の映像信号に挿
入して多画面テレビジョン信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の画面を同時に共通
の表示面に映し出すようにした多画面テレビジョン受像
機とそれに使用するメモリ装置に関するものである。

【０００２】

【従来の技術】テレビジョン信号の伝送信号帯域を圧縮
する方式として、フィールド間ならびにフレーム間オフ
セットサブサンプリングを用いた多重サブサンプル伝送
方式が知られている。そして、この多重サブサンプル伝
送方式の１つとしてＭＵＳＥ（ＭｕｌｔｉｐｌｅＳｕ
ｂ−ＮｙｑｕｉｓｔＳａｍｐｌｉｎｇＥｎｃｏｄｉ
ｎｇ）と呼ばれるものが、例えば特開昭６１−２６４８
８９号公報に記載されるように提案されている。

【０００３】図７はその送信側の信号処理回路（エンコ
ーダ）の構成を示している。同図において、入力端子１
に供給される入力信号は、Ａ／Ｄ変換器２で、４８．６
ＭＨｚのサンプリング周波数でサンプリングされてディ
ジタル信号に変換される。図８Ａは、このときの信号帯
域を示すものである。なお、図８において横軸は水平成
分Ｈ、縦軸は垂直成分Ｖである。

【０００４】また、図７に示すＡ／Ｄ変換器２の出力信
号は、フィールド間プリフィルタ３に供給される。この
フィールド間プリフィルタ３において、静止画領域の処
理として、図８Ｂに示すように画面斜め方向の高域成分
が除去される。

【０００５】また、フィールド間プリフィルタ３の出力
信号は、サブサンプリング回路４に供給される。このサ
ブサンプリング回路４において、２４．３ＭＨｚのサン
プリング周波数でフィールド間オフセットサブサンプリ
ングが行われる。この場合、１２．１５ＭＨｚ以上の帯
域の信号は折り返されて、信号帯域は図８Ｃに示すよう
になる。

【０００６】また、サブサンプリング回路４の出力信号
はサンプリング周波数変換回路５に供給されて、そのサ
ンプリング周波数が２４．３ＭＨｚから３２．４ＭＨｚ
に変換される。この場合、信号帯域は図８Ｃに示す状態
のままとなる。

【０００７】一方Ａ／Ｄ変換器２の出力信号は、フィー
ルド内プリフィルタ６に供給される。このフィールド内
プリフィルタ６において、動画領域の処理として、図８
Ｄに示すように、１２．１５ＭＨｚに帯域制限される。

【０００８】そして、フィールド内プリフィルタ６の出
力信号はサンプリング周波数変換回路７に供給されて、
そのサンプリング周波数が４８．６ＭＨｚから３２．４
ＭＨｚに変換される。この場合、信号帯域は、図８Ｄに
示す状態のままとなる。

【０００９】また、上記サンプリング周波数変換回路５
及び７の出力信号は、線形混合回路８に供給される。ま
た、Ａ／Ｄ変換器２の出力信号は動き検出回路９に供給
される。この動き検出回路９においては、フレーム間差
分の絶対値に非線形処理が施されて動き量が検出され
る。そして、この動き検出回路９の検出信号は線形混合
回路８に制御信号として供給され、この線形混合回路８
では動き量に応じた割合でサンプリング周波数変換回路
５及び７の出力信号が混合される。

【００１０】上記線形混合回路８の出力信号は、サブサ
ンプリング回路１０に供給される。このサブサンプリン
グ回路１０において、１６．２ＭＨｚのサンプリング周
波数でフレーム間オフセットサブサンプリングが行われ
る。この場合、静止画系の図８Ｃに示すような信号帯域
は、８．１ＭＨｚ以上の帯域が折り返されて、同図Ｅに
示すようになる。

【００１１】一方、動画系の同図Ｄに示すような信号帯
域は８．１ＭＨｚ以上の帯域が折り返されて同図Ｆに示
すようになる。

【００１２】また、サブサンプリング回路１０の出力信
号はＤ／Ａ変換機１１でアナログ信号に変換されたの
ち、伝送路フィルタ１２を介して出力端子１３に導出さ
れ伝送路に送り出される。この伝送路フィルタ１２は
８．１ＭＨｚでコサインロールオフ特性を有するものと
されている。

【００１３】上記図７に示す送信側より伝送されるＭＵ
ＳＥ伝送信号を受信し、フレーム間内挿して小画面映像
信号とする多画面テレビジョン受像機は既に出願してお
り、図９はそのブロック図である。

【００１４】図９において、デジタル化された第１のＭ
ＵＳＥ伝送信号が端子２０を介して、スイッチ２１とフ
レームメモリ２２を含むフレーム間内挿回路に供給され
る。スイッチ２１は端子２０からの入力信号とフレーム
メモリ２２からのフレーム遅れ信号を切換え、フレーム
間内挿を行う。このフレーム間内挿された信号はフィー
ルドメモリ２４と内挿回路２５を含むフィールド間内挿
回路に供給され、フィールド間内挿を行い静止画信号を
形成する。

【００１５】一方、端子２０からの信号はフィールド内
内挿回路２６に供給されフィールド内内挿を行い動画信
号を形成する。フレーム間内挿された信号は動き検出回
路２３の一方の端子に直接供給され、さらにフレームメ
モリ２２を介してもう一方の端子に供給される。そして
この両者の信号のフレーム間差分により動き検出信号を
形成する。この動き検出信号と上記内挿回路２５からの
静止画信号及び上記フィールド内内挿回路２６からの動
画信号が線形混合回路２７に供給され、動き検出信号に
応じて静止画信号と動画信号が線形混合され、第１の映
像信号を形成する。以上の信号処理回路２８により、Ｍ
ＵＳＥ受像機の通常の信号処理が行われる。

【００１６】一方デジタル化された第２のＭＵＳＥ伝送
信号は端子２９を介してスイッチ４０とフレームメモリ
４１を含むフレーム間内挿回路に供給される。スイッチ
４０は端子２９からの入力信号とフレームメモリ４１か
らのフレーム遅れ信号を切換え、フレーム間内挿を行
う。このフレーム間内挿処理によってＭＵＳＥ伝送信号
の静止画系の信号帯域を示す図８Ｅの折り返し成分は１
２．１５ＭＨｚまで復元され、図１０Ａに示す信号帯域
となる。

【００１７】またＭＵＳＥ伝送信号の動画系の信号帯域
を示す図８Ｆの折り返し成分は復元されず、図１０Ｂに
示すように折り返しの信号帯域のままとなる。しかし、
信号帯域の折り返しによる映像信号のＳ／Ｎの劣化は低
域への折り返し成分の大きい静止画部分による影響が大
きい。従って、この回路によればフレーム間内挿処理に
よってこの低域への折り返し成分が軽減されることによ
り映像信号のＳ／Ｎの劣化の大部分が除かれることにな
る。フレーム間内挿された信号は時間軸圧縮回路３２を
介して第２の映像信号を形成する。

【００１８】上記時間軸圧縮回路３２に含まれる小画面
用フィールドメモリを３個で構成し、メモリ読み出しア
ドレスが書き込みアドレスに追い越しを生じないように
した小画面信号処理回路を既に特開平３−６２６８７号
で「テレビジョン受像機」として出願している。図９に
示す回路の時間軸圧縮回路３２に含まれるメモリも３フ
ィールドメモリとして説明するが、２フィールドメモリ
或いは４フィールドメモリ等であっても相応の画質の小
画面信号処理回路を構成することはできる。

【００１９】端子２９から供給される第２のＭＵＳＥ伝
送信号は第２制御回路３３にも供給され、この信号中に
含まれる同期信号に同期して時間軸圧縮回路３２に含ま
れるメモリへの書き込みタイミングを発生し、この書き
込みタイミング信号に応じて時間軸圧縮回路３２に供給
された前記フレーム間内挿信号をメモリに書き込む。

【００２０】一方端子２０から供給される第１のＭＵＳ
Ｅ伝送信号は第１制御回路３１に供給され、この信号中
に含まれる同期信号に同期して前記メモリへの読み出し
タイミングを発生し、この読み出しタイミング信号に応
じて時間軸圧縮回路３２のメモリから時間軸の圧縮され
た信号を読み出し第２の映像信号を形成する。この部分
の回路４２が小画面の信号処理を行う部分に相当する。
前記第１の映像信号と第２の映像信号は挿入回路３５に
供給され、第１の映像信号中の小領域に第２の映像信号
が含まれる２画面高品位テレビジョン信号を端子３６に
出力する。

【００２１】

【発明が解決しようとする課題】上記の構成によると小
画面信号処理回路はフレーム間内挿回路のフレームメモ
リと時間軸圧縮回路に用いる複数のフィールドメモリを
各々必要とし、必要なメモリ容量が多くなって回路構成
が複雑高価になるという問題があった。本発明は必要な
メモリ容量を削減し回路規模を小さくすることを目的と
する。

【００２２】

【課題を解決するための手段】本発明は上記の問題を解
決するためフレーム間内挿信号を入力信号として、該入
力信号をフィールド毎に順次繰り返し記憶すると共に、
上記入力信号の遅延信号を導出する複数のフィールドメ
モリで構成したメモリ手段と、該メモリ手段より導出さ
れる遅延信号よりフレーム遅れ信号を導出する第１のス
イッチング手段と、入力映像信号と上記フレーム遅れ信
号を切換えて上記フレーム間内挿信号を導出する第２の
スイッチング手段と、上記メモリ手段から導出される上
記遅延信号のうち書込中でないフィールドメモリからの
データを導出する第３のスイッチング手段と、該第３の
スイッチング手段より導出される画素データを時間軸圧
縮する時間軸圧縮回路とを設けたメモリ装置を構成す
る。

【００２３】また第１の映像信号による第１のテレビジ
ョン画面の一部に、第２の映像信号による第２のテレビ
ジョン画面を小画面として表示するようにした多画面テ
レビジョン受像機において、上記第２の映像信号を入力
映像信号とする上記メモリ装置と、該メモリ装置からの
データの読み出しを上記第１の映像信号の同期信号に同
期したクロックで制御する第１の制御手段と、上記メモ
リ装置へのデータの書き込みを上記第２の映像信号の同
期信号に同期したクロックで制御する第２の制御手段よ
り成る小画面信号処理回路を設け、該小画面信号処理回
路より導出される小画面用の第２の映像信号を上記第１
の映像信号に挿入する挿入回路を設けた構成にする。

【００２４】

【作用】本発明は上記の構成であるので、入力映像信号
は第２のスイッチング手段によりフレーム遅れ信号と切
換えられてフレーム間内挿信号となり複数のフィールド
メモリに順次フィールド毎に繰り返し記憶される。上記
複数のフィールドメモリからは遅延信号が導出され、こ
の遅延信号が第１のスイッチング手段に導かれて上記の
フレーム遅れ信号を導出する。

【００２５】一方上記複数のフィールドメモリからの遅
延信号は第３のスイッチング手段に導かれ書込中でない
フィールドメモリからの複数個の画素データを導出し、
この信号を時間軸圧縮回路で時間軸を圧縮して、上記入
力映像信号の時間軸を圧縮した信号を導出する。従って
上記の複数のフィールドメモリをフレーム遅れ信号を導
出するためのメモリとして使用できると共に、入力映像
信号の時間軸を圧縮する回路のメモリとしても併用する
ことができる。

【００２６】また、多画面テレビジョン受像機の小画面
信号処理回路に上記メモリ装置を用いると小画面用の第
２の映像信号が上記メモリ装置の入力映像信号となる。
そして、メモリ装置における複数のフィールドメモリは
第２の制御手段により、上記第２の映像信号の同期信号
に同期したクロックで第２の映像信号が書き込まれ、第
１の制御手段により上記第１の映像信号の同期信号に同
期したクロックで第２の映像信号が読み出される。

【００２７】上記複数のフィールドメモリより読み出さ
れる第２の映像信号のデータは第１のスイッチング手段
を介してフレーム間内挿信号を作るためのフレーム遅れ
信号として導出されると共に、第３のスイッチング回路
を介して時間軸圧縮回路に導かれ小画面用の信号として
時間軸が圧縮される。そして、この時間軸圧縮された小
画面用の第２の映像信号は挿入回路に導かれて第１の映
像信号中に挿入され多画面映像信号となる。

【００２８】

【実施例】図１は本発明の一実施例のブロック図であ
る。図１において、上記従来例として説明した図９に示
す構成に対応する部分は同一符号を付し説明を省略す
る。図１において、５０は小画面の映像信号となる第２
の映像信号と、該第２の映像信号のフレーム遅れ信号５
２とを切り換えてフレーム間内挿を行うと共に、上記第
２の映像信号を時間軸圧縮して小画面映像信号に適した
第２の映像信号５３を導出する３フィールドメモリ回路
であり、５１は上記３フィールドメモリ回路５０と上記
第１の制御回路３１と上記第２の制御回路３３とスイッ
チ４０より成る第２の映像信号の小画面信号処理回路で
ある。

【００２９】図１において、デジタル化された第１のＭ
ＵＳＥ伝送信号が端子２０に供給され、従来例と同様に
信号処理回路２８でＭＵＳＥ受像機の通常の信号処理が
行われ、第１の映像信号が線形混合回路２７より出力さ
れる。

【００３０】一方、デジタル化された第２のＭＵＳＥ伝
送信号は端子２９を介してスイッチ４０の一方の端子に
供給される。スイッチ４０の他方の端子には３フィール
ドメモリ回路５０からのフレーム遅れ信号５２が供給さ
れる。スイッチ４０は上記両信号を切換えてフレーム間
内挿を行い、その出力を３フィールドメモリ回路５０に
供給する。

【００３１】上記３フィールドメモリ回路５０では上記
フレーム遅れ信号５２を形成すると共に時間軸の圧縮さ
れた第２の映像信号５３を形成する。上記端子２０、２
９から供給される第１、第２のＭＵＳＥ伝送信号は第１
制御回路３１、第２制御回路３３にも夫々供給され、前
記信号中に含まれる同期信号に同期したタイミング信号
を発生する。第１制御回路３１、第２制御回路３３は前
記タイミング信号を用いて３フィールドメモリ５０の読
み出し、書き込みの制御を行う。

【００３２】次に上記３フィールドメモリ回路５０の詳
細を図２に示すブロック図を用いて詳細に説明する。図
２において、５４、５５、５６は夫々フィールドメモリ
であり、該各フィールドメモリ５４、５５、５６は夫々
３つのブロック１、２、３を備え、また各ブロック１、
２、３には夫々３つのサブブロック１−、１−、１
−、２−、２−、２−、３−、３−、３−
を設ける。従ってサブブロックは各フィールドメモリ
５４、５５、５６毎に９個、計２７個が設けられる。

【００３３】上記各サブブロック１−〜３−の入力
端子には上記スイッチ４０の出力側の端子が接続され、
上記フィールドメモリ５４のブロック１、２、３におけ
る各サブブロック１−〜３−の出力はスイッチ６１
の端子に、また上記フィールドメモリ５５の各ブロッ
ク１、２、３における各サブブロック１−〜３−の
出力は上記スイッチ６１の端子に、さらにまた上記フ
ィールドメモリ５６の各ブロック１、２、３における各
サブブロック１−〜３−の出力は上記スイッチ６１
の端子に接続される。そして上記スイッチ６１の出力
は２次元ＬＰＦ回路６２を介し、小画面用の第２の映像
信号として出力端子５３に導出される。

【００３４】また上記フィールドメモリ５４の各ブロッ
ク１、２、３における第１のサブブロック１−、２−
、３−の各出力は夫々スイッチング回路のブロック
５７を構成する各スイッチ５７−１、５７−２、５７−
３の第１の端子に接続され、各ブロック１、２、３に
おける第２のサブブロック１−、２−、３−の各
出力は夫々上記スイッチ５７−１、５７−２、５７−３
の第２の端子に接続され、各ブロック１、２、３にお
ける第３のサブブロック１−、２−、３−の各出
力は夫々上記スイッチ５７−１、５７−２、５７−３の
第３の端子に接続される。そして上記各スイッチ５７
−１、５７−２、５７−３の出力端子は夫々上記ブロッ
ク５７を構成するスイッチ５７−０の入力端子に
接続される。

【００３５】他のフィールドメモリ５５、５６における
各サブブロック１−〜３−の出力も上記フィールド
メモリ５４の場合と同様に各フィールドメモリに対応し
て設けたスイッチング回路を構成するブロック５８、５
９の各スイッチ５８−１、５８−２、５８−３及び５９
−１、５９−２、５９−３の端子に接続され、該各スイ
ッチの出力は上記ブロック５８、５９毎に設けたスイッ
チ５８−０、５９−０の各入力端子に接続する。

【００３６】そして上記各スイッチ５７−０、５８−
０、５９−０の出力端子に導出されるフレーム遅れ信号
は夫々スイッチ６０の入力端子ａ、ｂ、ｃに接続され、
その出力端子は上記スイッチ４０の入力端子ｂに導かれ
る。

【００３７】３フィールドメモリ回路５０は上記の構成
より成り、次のその動作を説明する。先ず最初に水平、
垂直方向共に１／３に時間軸を圧縮して第２の映像信号
を形成する場合について、図１乃至図５を用いて説明す
る。

【００３８】スイッチ４０のａ側の端子には図３Ａ１に
示すように１６．２ＭＨｚのクロック単位でＭＵＳＥ伝
送信号が供給される。ＭＵＳＥ伝送信号はラインオフセ
ットサブサンプリングを行っているため、例えば第Ｘラ
インで奇数番目の画素の信号を送っている場合には第Ｘ
＋１ラインでは偶数番目の画素の信号を送っている。な
お、同図においてＸ〜Ｘ＋２はライン番号を表わし、数
字は画素番号を表わしている。以下これをライン交代で
繰り返す。

【００３９】一方スイッチ４０のｂ側の端子には図３Ｂ
１に示すような３２．４ＭＨｚのクロック単位のフレー
ム遅れ信号５２が供給される。図３Ｃ１はスイッチ４０
の切換えタイミング信号を表わし、３２．４ＭＨｚのク
ロック単位でＨレベル、Ｌレベルが切換わると共に、ラ
イン交代でその位相が反転している。例えばＨレベルの
時にはａ側の信号を選択し、Ｌレベルの時にはｂ側の信
号を選択する。従ってスイッチ４０からは図３Ｄ１に示
すようにフレーム間内挿された信号が出力される。前記
フレーム間内挿信号Ｄ１は３フィールドメモリ回路５０
に入力され図２に示すようにフィールドメモリ５４、５
５、５６に供給される。

【００４０】上記各フィールドメモリ５４、５５、５６
は夫々ブロック１、２、３から構成され、さらに各ブロ
ックは夫々サブブロック、、から構成される。上
記の各フィールドメモリ５４、５５、５６への書き込み
は図１に示す第２制御回路３３からの書き込みタイミン
グ信号によって行われる。各フィールドメモリ５４、５
５、５６は９つのサブブロック１−、１−、１−
、２−、２−、２−、３−、３−、３−
から構成されるが、各サブブロック１−〜３−のア
ドレス範囲は同一であり、同時に全サブブロックの同一
アドレスを指定することができるよう構成されている。

【００４１】前記フレーム間内挿信号Ｄ１がまず最初に
フィールドメモリ５４に書き込まれるとすると、第Ｘラ
インではブロック１、２、３のＷＡ（ライトアドレス）
信号は図３Ｅ１に示すように１０．８ＭＨｚのクロック
単位でＹ、Ｙ＋１、Ｙ＋２、・・・と更新される。な
お、Ｙ、Ｙ＋１、Ｙ＋２、・・・はアドレス番号を表わ
している。

【００４２】次の第Ｘ＋１、第Ｘ＋２も第Ｘラインと同
じアドレスを１０．８ＭＨｚのクロック単位で指定す
る。続く第Ｘ＋３〜Ｘ＋５ラインでは第Ｘ〜Ｘ＋２ライ
ンで最後に指定したアドレスの次のアドレスＹ’から順
番に指定される。以下フィールドの終わりまで前記同様
にアドレスが更新される。

【００４３】一方ブロック１、２、３には図３Ｆ１、Ｇ
１、Ｈ１に示すＷＥ（ライトイネーブル）信号が供給さ
れる。第Ｘラインでは図３Ｆ１に示すように３２．４Ｍ
Ｈｚのクロック単位でブロック１のサブブロック１−
、１−、１−が順番にライトイネーブルとなる。
以下３クロック周期でこれを繰り返す。

【００４４】次の第Ｘ＋１ラインでは図３Ｆ１に示すよ
うにブロック１はアンイネーブルとなり、図３Ｇ１に示
すように３２．４ＭＨｚのクロック単位でブロック２の
サブブロック２−、２−、２−が順番にライトイ
ネーブルになる。以下３クロック周期でこれを繰り返
す。

【００４５】続く第Ｘ＋２ラインでは図３Ｇ１に示すよ
うにブロック２はアンイネーブルとなり図３Ｈ１に示す
ように３２．４ＭＨｚのクロック単位でブロック３のサ
ブブロック３−、３−、３−が順番にライトイネ
ーブルになる。以下３クロック周期でこれを繰り返す。

【００４６】続く第Ｘ＋３ラインではブロック３はアン
イネーブルとなり、再びブロック１がライトイネーブル
となる。以後第Ｘ〜Ｘ＋２ラインの動作をフィールドの
終わりまで３ライン周期で繰り返す。従って図３Ｄ１の
フレーム間内挿信号の第Ｘラインでは、１、４’、７、
・・・の信号は図３Ｉ１に示すようにサブブロック１−
に書き込まれ、２’、５、８’、・・・の信号は図３
Ｊ１に示すようにサブブロック１−に書き込まれ、
３、６’、９、・・・の信号は図３Ｋ１に示すようにサ
ブブロック１−に書き込まれる。

【００４７】第Ｘ＋１ラインでは、１’、４、７’、・
・・の信号は同図Ｌ１に示すようにサブブロック２−
に書き込まれ、２、５’、８、・・・の信号は同図Ｍ１
に示すようにサブブロック２−に書き込まれ、３’、
６、９’、・・・の信号は同図Ｎ１に示すようにサブブ
ロック２−に書き込まれる。

【００４８】図３Ｄ１に示すフレーム間内挿信号の第Ｘ
＋２ラインでは、１、４’、７、・・・の信号は同図Ｏ
１に示すようにサブブロック３−に書き込まれ、
２’、５、８’、・・・の信号は同図Ｐ１に示すように
サブブロック３−に書き込まれ、３、６’、９、・・
・の信号は同図Ｑ１に示すようにサブブロック３−に
書き込まれる。

【００４９】以後フィールドの終わりまで３ライン周期
で図３Ｄ１に示すフレーム間内挿信号はブロック１、
２、３に繰り返し書き込まれる。１フィールドの信号を
書き終えると次のフィールドの信号はフィールドメモリ
５５に前記同様書き込まれ、さらに次のフィールドの信
号はフィールドメモリ５６に前記同様書き込まれる。以
後３フィールド周期でフィールドメモリ５４、５５、５
６に繰り返し書き込まれる。

【００５０】各フィールドメモリ５４、５５、５６はリ
ードアドレスライン、リードデータライン共に２系統用
意され、お互い非同期で読み出すことが可能である。フ
レーム遅れ信号５２を形成する第１の読み出し系統は第
２制御回路３３からの読み出しタイミング信号によって
制御される。フィールドメモリ５４に書き込みが行われ
ている第Ｍフィールドではフィールドメモリ５５からフ
レーム遅れ信号が読み出される。第Ｍフィードではスイ
ッチ５８−１〜５８−３の切換えタイミング信号によっ
て、図４Ｒ１に示すように各ラインとも３２．４ＭＨｚ
のクロック単位で端子、、を繰り返し選択する。

【００５１】一方、スイッチ５８−０の切換えタイミン
グ信号は図４Ｓ１に示すように第Ｘ〜Ｘ＋２ラインでは
夫々端子、、を選択する。以後フィールドの終わ
りまで３ライン周期でこれを繰り返し図４Ｔ１のように
フレーム遅れ信号１０１が形成される。

【００５２】フィールドメモリ５５に書き込みが行われ
ている第Ｍ＋１フィールドではフィールドメモリ５６か
らフレーム遅れ信号が読み出される。第Ｍ＋１フィール
ドではスイッチ５９−１〜５９−３の切換えタイミング
信号によって図４Ｕ１に示すように各ラインとも３２．
４ＭＨｚのクロック単位で端子、、を繰り返し選
択する。

【００５３】一方、スイッチ５９−０の切換えタイミン
グ信号は図４Ｖ１のように第Ｘ〜Ｘ＋２ラインでは夫々
端子、、を選択する。以後フィールドの終わりま
で３ライン周期でこれを繰り返し図４Ｗ１のようにフレ
ーム遅れ信号１０２が形成される。

【００５４】フィールドメモリ５６に書き込みが行われ
ている第Ｍ＋２フィールドではフィールドメモリ５４か
らフレーム遅れ信号が読み出される。第Ｍ＋２フィール
ドではスイッチ５７−１〜５７−３の切換えタイミング
信号によって図４Ｘ１に示すように各ラインとも３２．
４ＭＨｚのクロック単位で端子、、を繰り返し選
択する。

【００５５】一方、スイッチ５７−０の切換えタイミン
グ信号は図４Ｙ１に示すように第Ｘ〜Ｘ＋２ラインでは
夫々端子、、を選択する。以後フィールドの終わ
りまで３ライン周期でこれを繰り返し図４Ｚ１に示すよ
うにフレーム遅れ信号１００が形成される。スイッチ６
０の切換えタイミング信号によって図４Ａ２に示すよう
に第Ｍ〜Ｍ＋２フィールドでは夫々端子ｂ、ｃ、ａを選
択する。以後３フィールド周期でこれを繰り返し、第１
の読み出し系統からフレーム遅れ信号５２が形成され
る。

【００５６】一方、図１に示す第２の映像信号５３を形
成する第２の読み出し系統は第１制御回路３１からの読
み出しタイミング信号によって制御される。図２に示す
スイッチ６１の各端子〜には、夫々フィールドメモ
リ５４〜５６のサブブロック１−〜３−の９画素分
のデータが夫々供給されている。スイッチ６１の切換え
タイミング信号によって端子〜のうちいづれか１つ
を選択し、第１の映像信号と同一フィールドでかつ書込
中でないフィールドメモリからの前記９画素分のデータ
を２次元ＬＰＦ回路６２に供給する。

【００５７】２次元ＬＰＦ回路６２は供給された図５に
示すような水平、垂直３×３の９画素の各データに同図
に示す各係数を乗算したものを加算することによって水
平、垂直方向共に１／３に時間軸の圧縮された１画素の
データを算出するようにしたもので２次元ＬＰＦを構成
している。２次元ＬＰＦ回路６２の出力は第２の映像信
号として端子５３に供給される。前記第１の映像信号と
第２の映像信号が挿入回路３５に供給され、第１の映像
信号中の小領域に第２の映像信号が含まれる２画面高品
位テレビジョン信号を端子３６に出力する。

【００５８】次に、一般的に水平方向にＭ’／Ｍ（ただ
しＭ’＜Ｍ）、垂直方向にＮ’／Ｎ（ただしＮ’＜Ｎ）
時間軸を圧縮して第２の映像信号を形成する場合の３フ
ィールドメモリの構成について図１及び図６を用いて簡
単に説明する。ただし、Ｍ、Ｍ’、Ｎ、Ｎ’は自然数で
ある。

【００５９】スイッチ４０からは第１の実施例と同様に
してフレーム間内挿された信号が出力されている。前記
フレーム間内挿信号は３フィールドメモリ回路１５０に
入力されフィールドメモリ１５４、１５５、１５６に供
給される。各フィールドメモリはブロック１、２、・・
・、Ｎから構成され、さらに各ブロックはサブブロック
、、・・・、Ｍから構成される。

【００６０】前記フレーム間内挿信号は第２制御回路３
３からの書き込みタイミング信号によってフィールドメ
モリ１５４→１５５→１５６とフィールド単位で順番に
各フィールドメモリに書き込まれる。各フィールドメモ
リ１５４、１５５、１５６において、各フィールドの信
号は１ライン単位でブロック１、２、・・・、Ｎと順番
に書き込まれ、Ｎライン周期で繰り返される。

【００６１】さらに各ラインの信号は３２．４ＭＨｚの
クロック単位でサブブロック、、・・・、Ｍと順番
に書き込まれ、Ｍクロック周期で繰り返される。フレー
ム遅れ信号５２を形成する第１の読み出し系統は第２制
御回路３３からの読み出しタイミング信号によって制御
される。スイッチ１５７−１、１５７−２、・・・、１
５７−Ｎ、スイッチ１５８−１、１５８−２、・・・、
１５８−Ｎ、スイッチ１５９−１、１５９−２、・・
・、１５９−Ｎはその入力端子、、・・・、Ｍに供
給された各サブブロック、、・・・、Ｍからの信号
を３２．４ＭＨｚのクロック単位で繰り返し選択し各ラ
インの信号を形成する。

【００６２】スイッチ１５７−１、１５７−２、・・
・、１５７−Ｎ、スイッチ１５８−１、１５８−２、・
・・、１５８−Ｎ、スイッチ１５９−１、１５９−２、
・・・、１５９−Ｎの出力信号はスイッチ１５７−０、
１５８−０、１５９−０の入力端子、、・・・、Ｎ
に供給される。スイッチ１５７−０、１５８−０、１５
９−０は端子、、・・・、Ｎをライン単位で繰り返
し選択し各フィールドの信号１６３、１６４、１６５を
形成する。

【００６３】スイッチ１６０は入力端子ａ、ｂ、ｃに供
給された各フィールド信号１６３、１６４、１６５をフ
ィールド単位で選択しフレーム遅れ信号５２を形成す
る。

【００６４】一方、第２の映像信号５３を形成する第２
の読み出し系統は第１制御回路３１からの読み出しタイ
ミング信号によって制御される。スイッチ１６１の端子
〜にはフィールドメモリ１５４〜１５６のサブブロ
ック１−〜Ｎ−ＭのＮ×Ｍ画素分のデータが夫々供給
されている。スイッチ１６１の切換えタイミング信号に
よって端子〜のうちいづれか１つを選択し、第１の
映像信号と同一フィールドでかつ書込中でないフィール
ドメモリからの前記Ｎ×Ｍ画素分のデータを２次元ＬＰ
Ｆ回路１６２に供給する。

【００６５】２次元ＬＰＦ回路１６２はＮ×Ｍ画素のデ
ータからＮ’×Ｍ’画素のデータを形成しメモリ（図示
せず）に記憶する。このメモリに記憶されたＮ’ライン
のデータを適当なタイミングにてＮ’ラインにわたって
端子５３に出力する。このようにして第２の映像信号５
３が形成される。そして、前記第１の映像信号と第２の
映像信号が挿入回路３５に供給され、第１の映像信号中
の小領域に第２の映像信号が含まれる２画面高品位テレ
ビジョン信号を端子３６に出力する。

【００６６】

【発明の効果】本発明は以上の構成であるので小画面用
信号処理回路に用いられるフレーム間内挿回路のフレー
ムメモリと、時間軸圧縮回路の複数フィールドメモリと
を共用することができるのでメモリ容量の削減を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】本発明の要部の一実施例のブロック図。

【図３】本発明の動作説明に用いるタイムチャート。

【図４】本発明の動作説明に用いるタイムチャート。

【図５】本発明に用いる２次元ＬＰＦの動作説明図。

【図６】本発明の要部の他の実施例のブロック図。

【図７】送信側の信号処理回路のブロック図。

【図８】送信側の信号処理回路の動作説明に用いる各
部の信号帯域を示す図。

【図９】従来例の構成図。

【図１０】従来例の動作説明に用いる信号帯域を示す
図。

【符号の説明】

３１第１制御回路３３第２制御回路３５挿入回路４０スイッチ５０３フィールドメモリ回路５１小画面信号処理回路５４、５５、５６フィールドメモリ５７、５８、５９ブロック６０スイッチ６１スイッチ６２２次元ＬＰＦ

Claims

【特許請求の範囲】

【請求項１】フレーム間内挿信号を入力信号として該
入力信号をフィールド毎に順次繰り返し記憶すると共に
上記入力信号の遅延信号を導出する複数のフィールドメ
モリで構成したメモリ手段と、該メモリ手段より導出さ
れる遅延信号よりフレーム遅れ信号を導出する第１のス
イッチング手段と、入力映像信号と上記フレーム遅れ信
号を切り換えて上記フレーム間内挿信号を導出する第２
のスイッチング手段と、上記メモリ手段から導出される
上記遅延信号のうち、書込中でないフィールドメモリか
らのデータを導出する第３のスイッチング手段と、該第
３のスイッチング手段より導出される画素データを時間
軸圧縮する時間軸圧縮回路とを設けたことを特徴とする
メモリ装置。
【請求項２】第１の映像信号による第１のテレビジョ
ン画面の一部に、第２の映像信号による第２のテレビジ
ョン画面を小画面として表示するようにした多画面テレ
ビジョン受像機において、上記第２の映像信号を入力映
像信号とする上記特許請求の範囲第１項記載のメモリ装
置と、該メモリ装置からのデータの読み出しを上記第１
の映像信号の同期信号に同期したクロックで制御する第
１制御手段と、上記メモリ装置へのデータの書き込みを
上記第２の映像信号の同期信号に同期したクロックで制
御する第２制御手段より成る小画面信号処理回路を設
け、該小画面信号処理回路より導出される小画面用の第
２の映像信号を上記第１の映像信号に挿入する挿入回路
を設けたことを特徴とする多画面テレビジョン受像機。