JPH0622263B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH0622263B2 JPH0622263B2 JP61270157A JP27015786A JPH0622263B2 JP H0622263 B2 JPH0622263 B2 JP H0622263B2 JP 61270157 A JP61270157 A JP 61270157A JP 27015786 A JP27015786 A JP 27015786A JP H0622263 B2 JPH0622263 B2 JP H0622263B2
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- JP
- Japan
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- semiconductor substrate
- type
- layer
- conductivity type
- forming
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板の製造方法に関し、特に選択エピタ
キシャル成長を用いた誘電体分離法をとる半導体基板の
製造方法に関する。
キシャル成長を用いた誘電体分離法をとる半導体基板の
製造方法に関する。
従来、この種の半導体基板の製造方法では、第３図に示
すように絶縁用酸化膜３０３の下にＰ＋形チャネルスト
ッパー３０２を形成するが、Ｎ＋形埋込層３０６との接
合ができて容量が増加し周波数特性が悪化するのを防ぐ
ために、目合せズレおよび拡散横拡がり等を考慮したマ
ージン３１１をとっていた。
すように絶縁用酸化膜３０３の下にＰ＋形チャネルスト
ッパー３０２を形成するが、Ｎ＋形埋込層３０６との接
合ができて容量が増加し周波数特性が悪化するのを防ぐ
ために、目合せズレおよび拡散横拡がり等を考慮したマ
ージン３１１をとっていた。
上述した従来の半導体基板の製造方法では、Ｐ＋形チャ
ネルストッパーとＮ＋形埋込層との接合により容量が増
加して周波数特性が悪化するのを防ぐために、目合せズ
レおよび拡散横拡がり等を考慮したマージンをとってい
るために、素子サイズが大きくなるという欠点がある。
ネルストッパーとＮ＋形埋込層との接合により容量が増
加して周波数特性が悪化するのを防ぐために、目合せズ
レおよび拡散横拡がり等を考慮したマージンをとってい
るために、素子サイズが大きくなるという欠点がある。
誘電体分離法の特徴は高集積化および容量低減による高
速化であるが、従来の方法を用いた場合、高集積化およ
び容量低減という点では大きな改善は望めなかった。
速化であるが、従来の方法を用いた場合、高集積化およ
び容量低減という点では大きな改善は望めなかった。
選択エピタキシャル成長を用いた誘電体分離法における
上述した従来のＰ＋形チャネルストッパーとＮ＋形埋込
層の形成方法に対し、本発明ではＰ＋形チャネルストッ
パーとＮ＋形埋込層をセルフアラインで形成するためＰ
＋チャネルストッパーとＮ＋形埋込層とのマージンをと
る必要がなく、素子サイズを縮小化でき、さらには接合
容量の低減による高速化もできるという利点がある。
上述した従来のＰ＋形チャネルストッパーとＮ＋形埋込
層の形成方法に対し、本発明ではＰ＋形チャネルストッ
パーとＮ＋形埋込層をセルフアラインで形成するためＰ
＋チャネルストッパーとＮ＋形埋込層とのマージンをと
る必要がなく、素子サイズを縮小化でき、さらには接合
容量の低減による高速化もできるという利点がある。
本発明の半導体基板の製造方法は、第一導電形の半導体
基板の表面にこの半導体基板と同じ導電形で高濃度層を
形成しさらに絶縁物を形成する工程と、この絶縁物を半
導体素子を形成する領域のみ選択的に除去しさらに前記
領域の前記高濃度層を貫通して前記半導体基板の一部を
除去する工程と、前記絶縁物、前記高濃度層および前記
半導体基板の一部のそれぞれを除去した前記領域にのみ
選択的に前記第一導電形と反対導電形のエピタキシャル
層を形成する工程とを有している。
基板の表面にこの半導体基板と同じ導電形で高濃度層を
形成しさらに絶縁物を形成する工程と、この絶縁物を半
導体素子を形成する領域のみ選択的に除去しさらに前記
領域の前記高濃度層を貫通して前記半導体基板の一部を
除去する工程と、前記絶縁物、前記高濃度層および前記
半導体基板の一部のそれぞれを除去した前記領域にのみ
選択的に前記第一導電形と反対導電形のエピタキシャル
層を形成する工程とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ），（ｃ）は本発明の実施例１の工
程を示す縦断面図である。
程を示す縦断面図である。
１０１はＰ−形半導体基板で、この半導体基板上に絶縁
用酸化膜１０３を１〜２μｍ程度形成する。この時、Ｐ
−形半導体基板１０１と絶縁用酸化膜１０３との間にＰ
＋形チャネルストッパー１０２を形成しておく（第１図
（ａ））。
用酸化膜１０３を１〜２μｍ程度形成する。この時、Ｐ
−形半導体基板１０１と絶縁用酸化膜１０３との間にＰ
＋形チャネルストッパー１０２を形成しておく（第１図
（ａ））。
その後、フォトレジストをマスクとしてドライエッチン
グを行ない、選択的に絶縁用酸化膜１０３・Ｐ＋形チャ
ネルストッパー１０２・Ｐ−形半導体基板１０１（の一
部）を除去してホール１０４を形成する（第１図
（ｂ））。
グを行ない、選択的に絶縁用酸化膜１０３・Ｐ＋形チャ
ネルストッパー１０２・Ｐ−形半導体基板１０１（の一
部）を除去してホール１０４を形成する（第１図
（ｂ））。
その後、ホール１０４にのみ選択的にＮ形エピタキシャ
ル層１０５を成長することにより半導体基板を形成する
（第１図（ｃ））。
ル層１０５を成長することにより半導体基板を形成する
（第１図（ｃ））。
第２図（ａ），（ｂ），（ｃ）は本発明の実施例２の工
程を示す縦断面図である。
程を示す縦断面図である。
実施例１と同様な工程によりホール２０４を形成する
（第２図（ａ），（ｂ））。
（第２図（ａ），（ｂ））。
その後、ホール２０４に選択的にＮ形エピタキシャル成
長を行なうが、ＮＰＮトランジスタを構成した時のコレ
クタ抵抗を下げる目的で、Ｎ形エピタキシャル層２０５
と２０７との中間にＮ＋形埋込層２０６を形成する（第
２図（ｃ））。このＮ＋形埋込層２０６の形成はＮ形エ
ピタキシャル層２０５を成長後Ｎ形不純物を高濃度に導
入することにより可能であり、また、Ｎ形エピタキシャ
ル層を形成中に不純物の導入量をコントロールすること
でも可能である。
長を行なうが、ＮＰＮトランジスタを構成した時のコレ
クタ抵抗を下げる目的で、Ｎ形エピタキシャル層２０５
と２０７との中間にＮ＋形埋込層２０６を形成する（第
２図（ｃ））。このＮ＋形埋込層２０６の形成はＮ形エ
ピタキシャル層２０５を成長後Ｎ形不純物を高濃度に導
入することにより可能であり、また、Ｎ形エピタキシャ
ル層を形成中に不純物の導入量をコントロールすること
でも可能である。
第４図は、実施例２を用いてＮＰＮトランジスタを形成
した応用例の縦断面図である。第２図（ｃ）におけるＮ
型エピタキシャル層２０７にＰ形ベース層４０８，Ｎ＋
形コレクタ層４１０，Ｎ＋形エミッタ層４０９を形成し
てＮＰＮトランジスタを構成する。
した応用例の縦断面図である。第２図（ｃ）におけるＮ
型エピタキシャル層２０７にＰ形ベース層４０８，Ｎ＋
形コレクタ層４１０，Ｎ＋形エミッタ層４０９を形成し
てＮＰＮトランジスタを構成する。
以上説明したように本発明は、第一導電形の高濃度のチ
ャネルストッパーを何ら制限なく形成することが可能で
あり、また、第一導電形と反対導電形の高濃度の埋込層
とのマージンもとる必要がないことから、素子の縮小化
および容量低減によるトランジスタの高速化ができる効
果がある。
ャネルストッパーを何ら制限なく形成することが可能で
あり、また、第一導電形と反対導電形の高濃度の埋込層
とのマージンもとる必要がないことから、素子の縮小化
および容量低減によるトランジスタの高速化ができる効
果がある。
第１図は本発明の実施例１の工程を示す縦断面図、第２
図は本発明の実施例２の工程を示す縦断面図、第３図は
従来の半導体基板の製造方法による構造例の縦断面図、
第４図は本発明の一応用例の構造の縦断面図である。 １０１，２０１，３０１……Ｐ−形半導体基板、１０
１，２０２，３０２……Ｐ＋形チャネルストッパー、１
０３，２０３，３０３……絶縁用酸化膜、１０４，２０
４……ホール、１０５，２０５，２０７，３０７……Ｎ
形エピタキシャル層、２０６，３０６……Ｎ＋形埋込
層、３０８，４０８……Ｐ形ベース層、３０９，４０９
……Ｎ＋形エミッタ層、３１０，４１０……Ｎ＋形コレ
クタ層。
図は本発明の実施例２の工程を示す縦断面図、第３図は
従来の半導体基板の製造方法による構造例の縦断面図、
第４図は本発明の一応用例の構造の縦断面図である。 １０１，２０１，３０１……Ｐ−形半導体基板、１０
１，２０２，３０２……Ｐ＋形チャネルストッパー、１
０３，２０３，３０３……絶縁用酸化膜、１０４，２０
４……ホール、１０５，２０５，２０７，３０７……Ｎ
形エピタキシャル層、２０６，３０６……Ｎ＋形埋込
層、３０８，４０８……Ｐ形ベース層、３０９，４０９
……Ｎ＋形エミッタ層、３１０，４１０……Ｎ＋形コレ
クタ層。
Claims (1)
- 【請求項１】第一導電形の半導体基板の表面にこの半導
体基板と同じ導電形で高濃度層を形成しさらに絶縁物を
形成する工程と、 この絶縁物を半導体素子を形成する領域のみ選択的に除
去しさらに前記領域の前記高濃度層を貫通して前記半導
体基板の一部を除去する工程と、 前記絶縁物、前記高濃度層および前記半導体基板の一部
のそれぞれを除去した前記領域にのみ選択的に前記第一
導電形と反対導電形のエピタキシャル層を形成する工程
とを有することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270157A JPH0622263B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270157A JPH0622263B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122238A JPS63122238A (ja) | 1988-05-26 |
| JPH0622263B2 true JPH0622263B2 (ja) | 1994-03-23 |
Family
ID=17482333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270157A Expired - Lifetime JPH0622263B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622263B2 (ja) |
-
1986
- 1986-11-12 JP JP61270157A patent/JPH0622263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122238A (ja) | 1988-05-26 |
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