JPH0622268B2 - 多層キャパシタの製造方法 - Google Patents
多層キャパシタの製造方法Info
- Publication number
- JPH0622268B2 JPH0622268B2 JP59277306A JP27730684A JPH0622268B2 JP H0622268 B2 JPH0622268 B2 JP H0622268B2 JP 59277306 A JP59277306 A JP 59277306A JP 27730684 A JP27730684 A JP 27730684A JP H0622268 B2 JPH0622268 B2 JP H0622268B2
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- JP
- Japan
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- film
- silicon
- capacitor
- silicon oxide
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は小面積で大容量を得ることができ、且つ半導体
メモリのメモリセルキヤパシタに適した多層キヤパシタ
の製造方法に関するものである。
メモリのメモリセルキヤパシタに適した多層キヤパシタ
の製造方法に関するものである。
大容量半導体メモリでは１つのトランジスタと１つのキ
ヤパシタとで構成される１トランンジスタ型メモリセル
と呼ばれるメモリセルが広く使われている。このメモリ
セルではセルキヤパシタに電荷を貯蔵するか否かを２進
情報の“１”,“０”に対応させる。そのため２進情報
を安定にメモリセル内に保存するためには、セルキヤパ
シタ値を大きくして貯蔵電荷量を大きくしなければなら
ない。さらに１トランジスタ型メモリセルからの読み出
し信号電圧はセルキヤパシタに貯蔵された電荷をセルキ
ヤパシタとビツト線キヤパシタとのキヤパシタ比により
分割して得られるため、十分大きい読み出し信号電圧を
得るためには、大きいセルキヤパシタ値が必要である。
ヤパシタとで構成される１トランンジスタ型メモリセル
と呼ばれるメモリセルが広く使われている。このメモリ
セルではセルキヤパシタに電荷を貯蔵するか否かを２進
情報の“１”,“０”に対応させる。そのため２進情報
を安定にメモリセル内に保存するためには、セルキヤパ
シタ値を大きくして貯蔵電荷量を大きくしなければなら
ない。さらに１トランジスタ型メモリセルからの読み出
し信号電圧はセルキヤパシタに貯蔵された電荷をセルキ
ヤパシタとビツト線キヤパシタとのキヤパシタ比により
分割して得られるため、十分大きい読み出し信号電圧を
得るためには、大きいセルキヤパシタ値が必要である。
そのため１トランジスタ型メモリセルを用いた半導体メ
モリ高集積化させるためには、小面積で大きいキヤパシ
タ値を得られるキヤパシタ技術が必須である。従来その
ような技術として、1982年国際電子デバイス会議（1982
International Electron Devices Meeting）予稿集806
ページの論文“Ａ Corrugated Capacitor Cell（CCC）
for Megabit Dynamic MOS Memories”で提案されてい
る溝キヤパシタや、特開昭59-132644号に開示された発
明「集積化積層容量」などがある。
モリ高集積化させるためには、小面積で大きいキヤパシ
タ値を得られるキヤパシタ技術が必須である。従来その
ような技術として、1982年国際電子デバイス会議（1982
International Electron Devices Meeting）予稿集806
ページの論文“Ａ Corrugated Capacitor Cell（CCC）
for Megabit Dynamic MOS Memories”で提案されてい
る溝キヤパシタや、特開昭59-132644号に開示された発
明「集積化積層容量」などがある。
しかしながら前者の溝キヤパシタには、(1)掘ることが
できる溝の深さには制限があるためキヤパシタ値の増大
に限度がある、(2)キヤパシタの一方の電極が基板内部
に延びているため基板内部で発生するリーク電流を集め
やすい、などの問題があつた。また、後者の積層容量に
は、(1)絶縁体膜上に良質の単結晶シリコンを作るとい
う難しい工程が必要である、(2)電極間にＰＮ接合が存
在するため接合リークや接合耐圧により容量特性に制限
を受ける、などの問題があつた。
できる溝の深さには制限があるためキヤパシタ値の増大
に限度がある、(2)キヤパシタの一方の電極が基板内部
に延びているため基板内部で発生するリーク電流を集め
やすい、などの問題があつた。また、後者の積層容量に
は、(1)絶縁体膜上に良質の単結晶シリコンを作るとい
う難しい工程が必要である、(2)電極間にＰＮ接合が存
在するため接合リークや接合耐圧により容量特性に制限
を受ける、などの問題があつた。
本発明の目的は、積層構造のため単位面積あたりのキヤ
パシタ値を十分大きくでき、基板内部で発生するリーク
電流を集めることが少ない上、電極間が絶縁体分離され
ているためＰＮ接合分離にみられる種々の制限を受けな
い多層キヤパシタの製造方法を提供することにある。
パシタ値を十分大きくでき、基板内部で発生するリーク
電流を集めることが少ない上、電極間が絶縁体分離され
ているためＰＮ接合分離にみられる種々の制限を受けな
い多層キヤパシタの製造方法を提供することにある。
上記目的を達成するために、本発明は、シリコン結晶基
板の一表面に第１導電型のシリコン膜、絶縁体膜、第２
導電型のシリコン膜を順次積層した積層膜を形成する工
程、 所定の形状を残し上記積層膜を除去する工程、上記シリ
コン膜側面に第１導電型シリコン膜の方が第２導電型シ
リコン膜よりも厚い酸化シリコン膜を形成する工程、 エッチングにより第１導電型シリコン膜側面には酸化シ
リコン膜を残し、且つ第２導電型シリコン膜側面の酸化
シリコン膜を除去する工程、 上記積層膜の一側面と上記シリコン基板に第２導電型シ
リコン膜を付着形成する工程、 陽極酸化法により第２導電型シリコン膜表面に酸化シリ
コン膜を形成する工程、 を順次行うようにしたものである。
板の一表面に第１導電型のシリコン膜、絶縁体膜、第２
導電型のシリコン膜を順次積層した積層膜を形成する工
程、 所定の形状を残し上記積層膜を除去する工程、上記シリ
コン膜側面に第１導電型シリコン膜の方が第２導電型シ
リコン膜よりも厚い酸化シリコン膜を形成する工程、 エッチングにより第１導電型シリコン膜側面には酸化シ
リコン膜を残し、且つ第２導電型シリコン膜側面の酸化
シリコン膜を除去する工程、 上記積層膜の一側面と上記シリコン基板に第２導電型シ
リコン膜を付着形成する工程、 陽極酸化法により第２導電型シリコン膜表面に酸化シリ
コン膜を形成する工程、 を順次行うようにしたものである。
次に本発明の実施例を用いて本発明の多層キヤパシタの
製造方法を説明する。
製造方法を説明する。
第１図は本発明の多層キヤパシタの一実施例の構造を示
したものであり、第２図から第５図は第１図の構造を得
るための製造工程の一例を示す。第２図はＮ型シリコン
結晶基板11上に窒化シリコン膜12を形成し、その上にＰ
型ポリシリコン13、絶縁体膜14、リンドーブＮ型ポリシ
リコン15からなる積層膜を、間に各々絶縁体膜14をはさ
んで２度積層し、さらにその上に窒化シリコン膜16を形
成したのち、所定の形状を残して窒化シリコン膜16と上
記積層膜とをエツチングした状態を示している。
したものであり、第２図から第５図は第１図の構造を得
るための製造工程の一例を示す。第２図はＮ型シリコン
結晶基板11上に窒化シリコン膜12を形成し、その上にＰ
型ポリシリコン13、絶縁体膜14、リンドーブＮ型ポリシ
リコン15からなる積層膜を、間に各々絶縁体膜14をはさ
んで２度積層し、さらにその上に窒化シリコン膜16を形
成したのち、所定の形状を残して窒化シリコン膜16と上
記積層膜とをエツチングした状態を示している。
絶縁体膜14としては例えば窒化シリコンと酸化シリコン
との積層膜などが適当である。第２図の状態で800 〜90
0 ℃前後で、且つ水蒸気中で酸化を行なうと、第３図に
示すようにＰ型ポリシリコン13の側面に酸化シリコン膜
17が、リンドープポリシリコン15の側面に酸化シリコン
膜17と比べると厚い酸化シリコン膜18が形成される。こ
れはリンド−プシリコンの上記条件下における酸化速度
が異常に速いことによる（参考文献：Ｈ．Suuami“Ther
mal Oxidation of Phosphorus-Doped Poly-crystalline
Silicon in Wet Oxygen”JECS 125-6（6.'78）Ｐ.89
2）。
との積層膜などが適当である。第２図の状態で800 〜90
0 ℃前後で、且つ水蒸気中で酸化を行なうと、第３図に
示すようにＰ型ポリシリコン13の側面に酸化シリコン膜
17が、リンドープポリシリコン15の側面に酸化シリコン
膜17と比べると厚い酸化シリコン膜18が形成される。こ
れはリンド−プシリコンの上記条件下における酸化速度
が異常に速いことによる（参考文献：Ｈ．Suuami“Ther
mal Oxidation of Phosphorus-Doped Poly-crystalline
Silicon in Wet Oxygen”JECS 125-6（6.'78）Ｐ.89
2）。
第３図において、酸化シリコン膜17がエツチング除去さ
れ酸化シリコン膜18が残る条件でエツチングし、上記積
層膜の一側面とシリコン基板11に接するようにＰ型ポリ
シリコン膜19を付着形成すると第４図のようになる。こ
こで18′は酸化シリコン膜18をエツチングした残部、20
はＰ型ポリシリコン19からＮ型シリコン基板11へ拡散し
たＰ型不純物で形成されたＰ型拡散層である。
れ酸化シリコン膜18が残る条件でエツチングし、上記積
層膜の一側面とシリコン基板11に接するようにＰ型ポリ
シリコン膜19を付着形成すると第４図のようになる。こ
こで18′は酸化シリコン膜18をエツチングした残部、20
はＰ型ポリシリコン19からＮ型シリコン基板11へ拡散し
たＰ型不純物で形成されたＰ型拡散層である。
第４図において、Ｐ型ポリシリコン19で覆われていない
部分の酸化シリコン膜18′をエツチング除去したのち、
シリコン基板11を電源につなぎ、陽極酸化を行なうと、
第５図に示すように、シリコン基板11と電気的につなが
ったＰ型ポリシリコン13の部分に酸化シリコン膜21と22
とが形成される。尚、陽極酸化は、Ｐ型拡散層20とＮ型
シリコン基板11との間に電流が流れるようにleVぐらい
のエネルギの光を照射しながら行なうことが好ましい。
酸化シリコン膜21には4eVぐらい以上のエネルギの光を
照射しないと電流が流れないので、シリコン部分にのみ
選択的に電流を流すことができる。
部分の酸化シリコン膜18′をエツチング除去したのち、
シリコン基板11を電源につなぎ、陽極酸化を行なうと、
第５図に示すように、シリコン基板11と電気的につなが
ったＰ型ポリシリコン13の部分に酸化シリコン膜21と22
とが形成される。尚、陽極酸化は、Ｐ型拡散層20とＮ型
シリコン基板11との間に電流が流れるようにleVぐらい
のエネルギの光を照射しながら行なうことが好ましい。
酸化シリコン膜21には4eVぐらい以上のエネルギの光を
照射しないと電流が流れないので、シリコン部分にのみ
選択的に電流を流すことができる。
第５図において、積層膜の前記一側面の反対側の側面に
Ｎ型ポリシリコン23を付着形成すると、第１図に示され
るような本発明の一実施例である多層キヤパシタ構造が
得られる。この多層キヤパシタではＰ型ポリシリコン1
3、絶縁体膜14、Ｎ型ポリシリコン15で構成されるキヤ
パシタが３層積み重なつており、Ｐ型ポリシリコン13に
はＰ型ポリシリコン19が、Ｎ型ポリシリコン15にはＮ型
ポリシリコン23が接続されこれが引き出し電極となる。
そしてＰ型ポリシリコンとＮ型ポリシリコン間が絶縁体
である14,18′,21により完全に分離される。
Ｎ型ポリシリコン23を付着形成すると、第１図に示され
るような本発明の一実施例である多層キヤパシタ構造が
得られる。この多層キヤパシタではＰ型ポリシリコン1
3、絶縁体膜14、Ｎ型ポリシリコン15で構成されるキヤ
パシタが３層積み重なつており、Ｐ型ポリシリコン13に
はＰ型ポリシリコン19が、Ｎ型ポリシリコン15にはＮ型
ポリシリコン23が接続されこれが引き出し電極となる。
そしてＰ型ポリシリコンとＮ型ポリシリコン間が絶縁体
である14,18′,21により完全に分離される。
本発明の多層キヤパシタは小面積で大容量が得られる
上、キヤパシタ電極間リークが妨げるため、半導体メモ
リのメモリセルキヤパシタに適している。第６図は本発
明の多層キヤパシタを１トランジスタ型メモリセルに適
用した一例を示す。図の番号を付していない部分は第１
図の構造と同じで、これにスイツチングトランジスタを
構成するＮ型ポリシリコンゲート電極24，通電電極とな
るＰ型拡散領域25,26、ゲート酸化膜27と層間絶縁膜2
9、アルミニウム配線28が加えられている。この図のゲ
ート電極24はワード線に、Ｐ型拡散領域26はビツト線
に、アルミニウム配線28は電源に接続されている。
上、キヤパシタ電極間リークが妨げるため、半導体メモ
リのメモリセルキヤパシタに適している。第６図は本発
明の多層キヤパシタを１トランジスタ型メモリセルに適
用した一例を示す。図の番号を付していない部分は第１
図の構造と同じで、これにスイツチングトランジスタを
構成するＮ型ポリシリコンゲート電極24，通電電極とな
るＰ型拡散領域25,26、ゲート酸化膜27と層間絶縁膜2
9、アルミニウム配線28が加えられている。この図のゲ
ート電極24はワード線に、Ｐ型拡散領域26はビツト線
に、アルミニウム配線28は電源に接続されている。
本発明の多層キヤパシタの製造方法では、シリコン膜内
に拡散された不純物によりシリコン膜の酸化速度が速く
なることを利用しているから、難しい目合わせなどの工
程なしに、選択的に第２導電型シリコン膜からの引き出
し電極を形成することができる。さらに基板の電気的に
つながつたシリコン膜にのみ酸化シリコン膜が形成され
るという性質をもつ陽極酸化法を用いるため、やはり難
しい目合わせなどの工程なしに、選択的に第２導電型シ
リコン膜側面にのみ酸化シリコン膜を形成できる。陽極
酸化法を用いると、シリコン基板と電気的につながつた
シリコン膜の表面に酸化シリコン膜が形成されるため、
例えば第１〜５図の例で絶縁体膜14や酸化シリコン膜1
8′にピンホールがあつても、多層キヤパシタの電極間
リークを防ぐことができるという特長も得られる。
に拡散された不純物によりシリコン膜の酸化速度が速く
なることを利用しているから、難しい目合わせなどの工
程なしに、選択的に第２導電型シリコン膜からの引き出
し電極を形成することができる。さらに基板の電気的に
つながつたシリコン膜にのみ酸化シリコン膜が形成され
るという性質をもつ陽極酸化法を用いるため、やはり難
しい目合わせなどの工程なしに、選択的に第２導電型シ
リコン膜側面にのみ酸化シリコン膜を形成できる。陽極
酸化法を用いると、シリコン基板と電気的につながつた
シリコン膜の表面に酸化シリコン膜が形成されるため、
例えば第１〜５図の例で絶縁体膜14や酸化シリコン膜1
8′にピンホールがあつても、多層キヤパシタの電極間
リークを防ぐことができるという特長も得られる。
第１図は本発明の多層キヤパシタの一実施例の構造を示
す断面図、第２図から第５図は第１図の構造を得るため
の本発明の多層キヤパシタの製造方法の一例を工程順に
示す断面図、第６図は本発明の多層キヤパシタを用いた
１トランジスタセルの一例を示す断面図である。 11……Ｎ型シリコン結晶基板、13……Ｐ型ポリシリコ
ン、14……絶縁体膜、15……Ｎ型ポリシリコン、16……
窒化シリコン、19……Ｐ型ポリシリコン、21……酸化シ
リコン膜、23……Ｐ型ポリシリコン。
す断面図、第２図から第５図は第１図の構造を得るため
の本発明の多層キヤパシタの製造方法の一例を工程順に
示す断面図、第６図は本発明の多層キヤパシタを用いた
１トランジスタセルの一例を示す断面図である。 11……Ｎ型シリコン結晶基板、13……Ｐ型ポリシリコ
ン、14……絶縁体膜、15……Ｎ型ポリシリコン、16……
窒化シリコン、19……Ｐ型ポリシリコン、21……酸化シ
リコン膜、23……Ｐ型ポリシリコン。
Claims (1)
- 【請求項１】シリコン結晶基板の一表面に第１導電型の
シリコン膜、絶縁体膜、第２導電型のシリコン膜を順次
積層した積層膜を形成する工程、 所定の形状を残し上記積層膜を除去する工程、 上記シリコン膜側面に第１導電型シリコン膜の方が第２
導電型シリコン膜よりも厚い酸化シリコン膜を形成する
工程、 エッチングにより第１導電型シリコン膜側面には酸化シ
リコン膜を残し、且つ第２導電型シリコン膜側面の酸化
シリコン膜を除去する工程、 上記積層膜の一側面と上記シリコン基板に第２導電型シ
リコン膜を付着形成する工程、 陽極酸化法により第２導電型シリコン膜表面に酸化シリ
コン膜を形成する工程、 を順次行うことを特徴とする多層キャパシタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277306A JPH0622268B2 (ja) | 1984-12-26 | 1984-12-26 | 多層キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277306A JPH0622268B2 (ja) | 1984-12-26 | 1984-12-26 | 多層キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154058A JPS61154058A (ja) | 1986-07-12 |
| JPH0622268B2 true JPH0622268B2 (ja) | 1994-03-23 |
Family
ID=17581695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277306A Expired - Lifetime JPH0622268B2 (ja) | 1984-12-26 | 1984-12-26 | 多層キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622268B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPH0661672B2 (ja) * | 1987-08-18 | 1994-08-17 | 日立精機株式会社 | 割出し装置を備えたパレット |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188963A (ja) * | 1983-04-12 | 1984-10-26 | Nec Corp | 半導体装置 |
| JPS609154A (ja) * | 1983-06-29 | 1985-01-18 | Hitachi Ltd | 半導体メモリとその製造方法 |
-
1984
- 1984-12-26 JP JP59277306A patent/JPH0622268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154058A (ja) | 1986-07-12 |
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