JPH02210687A - リフレッシュ・アドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ内蔵のリフレッシュ・コン
トローラを使用してＤＲＡＭのりフレッシユを行うリフ
レッシュ・アドレス発生回路に関する。

〔従来の技術〕

比較的小容量のＤＲＡＭ　（ダイナミック・ランダム・
アク七ス・メモリ）をリフレッシュする場合には、マイ
クロプロセッサ内蔵のリフレッシュ・コントローラを使
用してこれをリフレッシュすることができる。ところが
比較的大容量のＤＲＡＭを使用するようになると、マイ
クロプロセッサ内蔵のリフレッシュ・コントローラから
出力されるアドレス情報のみではメモリの全領域をリフ
レッシュすることができなくなる。

そこで、比較的大容量のＤＲＡＭを用いる場合には、リ
フレッシュ・コントローラから出力されるリフレッシュ
・アドレス全ピットをデコードし、そのキャリーを用い
て更に上位のアドレスを作成するようにして、これらの
アドレスを用いてＤＲＡＭのリフレッシュを行うように
なっていた。

第３図は、従来用いられたこのようなリフレッシュ・ア
ドレス発生回路を表わしたものである。

このリフレッシュ・アドレス発生回路では、リフレッシ
ュ用の８ピツトのアドレス情報を基にして、追加される
最上位の９ビツト目のアドレス情報を作成する。

このリフレッシュ・アドレス発生回路は、２段のフリッ
プフロップ１１．１２を備えている。第１段のフリップ
フロップ１１のデータ入力端子には、図示しないマイク
ロプロセッサ内蔵のりフレッシユ・コントローラから出
力される８ビツトのアドレス情報Ａ１〜Ａ８をアンド回
路１３で論理積をとった論理出力１４が供給される。ま
た、この第１段のフリップフロップ１１のクロック入力
端子には、前記したマイクロプロセッサから供給される
メモリリード信号１５とリフレッシュ・コントローラか
ら供給されるリフレッシュリクエスト信号１６とをオア
回路１７で論理和をとった論理出力１８が供給される。

第２段のフリップフロップ１２は、第１段のフリップフ
ロップ１１のＱ出力をクロック入力とし、第２段のフリ
ップフロップ１２のｄ出力をデータとして入力している
。第１段および第２段のフリップフロップ１１．１２の
クリア端子には、リセット信号１９が供給されるように
なっている。

このような従来のリフレッシュ・アドレス発生回路では
、第２段のフリップフロップ１２のＱ出力が追加的なア
ドレス情報としての最上位のアドレス情報Ａ９となる。

第４図は、マイクロプロセッサ内蔵のリフレッシュ・コ
ントローラから出力される８ビツトのアドレス情報Ａ１
〜Ａ８と、第３図のリフレッシュ・アドレス発生回路で
作成されたアドレス情報Ａ９を表わしたものである。こ
の図に示したように、従来のリフレッシュ・アドレス発
生回路では、アドレス“０００″（ヨ）　から“ＯＦＦ
”（ＩＩ）　　までインクリメントされると、アドレス
情報Ａ９が“ｌ”となり、これ以後“ＩＦＦ”（ＩＩ）
　　までインクリメントされると、ＤＲＡＭの全アドレ
ス空間のアドレッシングが終了する。

〔発明が解決しようとする課題〕

ところが、従来のこのようなリフレッシュ・アドレス発
生回路では、下位の全アドレス情報Ａ１〜Ａ８が“１′
″になった次のステップで上位のアドレス情報Ａ９を“
１”に切り替えるので、これら下位のアドレス情報がオ
ール“１”になったことを検知するためのアンド回路が
必要であった。

この例では下位の全アドレス情報が８ビツトで構成され
ているが、このように多数のアドレスの論理積をとるた
め・の多入力のアンド回路が必要であった。このため、
リフレッシュ・アドレス発生回路の回路規模が大きくな
るという問題があった。

従って、小容量のＤＲＡＭから大容量のＤＲＡＭに装置
のメモリを置き換えるような設計変更を行ったような場
合には、基板上の実装面積やパターン配線に大きな問題
を生じさせる場合が多かった。

そこで本発明の目的は、多入力アンド回路を不要とした
リフレッシュ・アドレス発生回路を提供することにある
。

〔課題を解決するための手段〕

本発明では、（ｉ）マイクロプロセッサの内蔵するリフ
レッシュ・コントローラから出力されるリフレッシュ・
アドレスの最上位ビットを入力してラッチするラッチ手
段と、（ｉｉ）このラッチ手段のラッチ出力を基にして
比較的容最の大きなメモリのリフレッシュに必要な更に
上位の実リフレッシュ・アドレスを発生させる上位リフ
レッ’１５・アドレス発生手段とをリフレッシュ・アド
レス発生回路に具備させる。

すなわち本発明では、ＤＲＡＭのアドレス空間がブロッ
ク化されていることに着目し、リフレッシュ・コントロ
ーラの出力するアドレス情報の全ビットがオール“１”
になった時点でこれよりも上位のビットを“１”に変更
することを改め、リフレッシュ・コントローラの出力す
るアドレス情報の論理積をとることを不要にした。

〔実施例〕 以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例におけるリフレッシュアドレ
ス発生回路を示したものである。このリフレッシュ・ア
ドレス発生回路でも、リフレッシュ用の８ビツトのアド
レス情報を基にして、追加される最上位の９ビツト目の
アドレス情報を作成する。

このリフレッシュ・アドレス発生回路は、２段のフリッ
プフロップ１１．１２を備えている。第１段のフリップ
フロップ１１のデータ入力端子には、図示しないマイク
ロプロセッサ内蔵のリフレッシュ・コントローラから出
力される８ビツトのアドレス情報Ａ１〜Ａ８のうちの最
上位のアドレス情報Ａ８が供給される。また、この第１
段のフリップフロップ１１のクロック入力端子には、前
記したマイクロプロセッサから供給されるメモリリード
信号１５とリフレッシュ・コントローラから供給される
リフレッシニリクエスト信号１６とをオア回路１７で論
理和をとった論理出力１８が供給される。

第２段のフリップフロップ１２は、第１段のフリップフ
ロップ１１のＱ出力をクロック入力とし、第２段のフリ
ップフロップ１２のご出力をデータとして入力している
。第１段および第２段のフリップフロップｌＬ１２のク
リア端子には、リセット信号１９が供給されるようにな
っている。

このようなリフレッシュ・アドレス発生回路では、第２
段のフリップフロップ１２のＱ出力が追加的なアドレス
情報としての最上位のアドレス情報Ａ９となる。

第２図は、マイクロプロセッサ内蔵のリフレッシュ・コ
ントローラから出力される８ビツトのアドレス情報Ａ１
〜へ８と、第１図のリフレッシュ・アドレス発生回路で
作成されたアドレス情報Ａ９を表わしたものである。こ
の図に示したように、従来のリフレッシュ・アドレス発
生回路と異なり、アドレス“０００′″（ＩＩ）　　か
ら“ＩＦＦ”（Ｉ（）まで連続してアドレッシングされ
ていないが、ＤＲＡＭのリフレッシュに必要な全アドレ
ス空間をアドレッシングすることができる。

な右、実施例ではフリップフロップを２段構成としたが
、２段目のフリップフロップ１２の後に必要に応じてフ
リップフロップを追加すれば、更に上位の実リフレッシ
ュ・アドレスを作成することができ、更に大容量のメモ
リのリフレッシュを行うことができる。

〔発明の効果〕

以上説明したように、本発明によればリフレッシュ・コ
ントローラが出カスるリフレッシュ・アドレスの最上位
ビットだけを使用して必要最小限の回路構成でリフレッ
シュ・アドレスを１または複数ビット発生させることが
できる。従って、大容量のＤＲＡＭを使用した装置でも
、従来のリフレッシュ・コントローラを用いて全リフレ
ッシニアドレス空間のアドレッシングを行うことができ
るという効果がある。

【図面の簡単な説明】 第１図右よび第２図は本発明の一実施例を説明するため
のもので、このうち第１図はリフレッシュ・アドレス発
生回路のブロック図、第２図はこの回路によるアドレッ
シングの状態を示す説明図、第３図は従来のリフレッシ
ュ・アドレス発生回路のブロック図、第４図はこの従来
の回路によるアドレッシングの状態を示す説明図である
。 １１・・・・・・第１段のフリップフロップ、１２・・
・・・・第２段のフリップフロップ、１７・・・・・・
オア回路、 Ａ８・・・・・・リフレッシュ・コントローラかう出力
される最上位のアドレス情報、 Ａ９・・・・・・Ａ８の１つ上位のアドレス情報。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサの内蔵するリフレッシュ・コントロ
   ーラから出力されるリフレッシュ・アドレスの最上位ビ
   ットを入力してラッチするラッチ手段と、 このラッチ手段のラッチ出力を基にして比較的容量の大
   きなメモリのリフレッシュに必要な更に上位の実リフレ
   ッシュ・アドレスを発生させる上位リフレッシュ・アド
   レス発生手段 とを具備することを特徴とするリフレッシュ・アドレス
   発生回路。