JPS63259476A - ジツタ測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号のパルス幅を測定し、そのパルス幅
が変動する程度を度数分布として把握するジッタ測定回
路に関するものである。

〔従来の技術〕

第４図は従来のジッタ測定回路の一例を示す構成図であ
る８図において、１はパルス幅測定回路。

２．３はメモリ、４は演算処理回路である。入力信号Ｓ
ｉのパルス幅はパルス幅測定回路１により測定され、そ
の測定値Ｍｉは一次第１のメモリ２に蓄えられる。ここ
で、演算処理回路４は第１のメモリ２に蓄えられた測定
値Ｍ１を読み出し、この測定値Ｍｉを所定の間隔（パル
ス幅値）でランク分けするとともに、各パルス幅値にお
ける出現回数を第２のメモリ３に記憶させる。したがっ
て、第２のメモリ３からはパルス幅が変動する程度を示
した度数分布が得られる。

〔発明が解決しようとする問題点〕

さて、このようなジッダ測定回路においては。

演算処理回路４における演算速度がパルス幅測定回路１
の測定速度よりも遅いために、全ての測定値旧を一度第
１のメモリ２に蓄えておく必要がある。しかしながら、
一般に、きれいな度数分布を得るためには１０万程度の
データ数が必要であるので、このデータを全て記憶して
おくためには、膨大なメモリ容量が必要となってしまう
。また、この膨大な数のデータを演算処理回路４により
処理するためには、非常に長い時間を要してしまう。

本発明は、上記のようが従来装置の欠点をなくし、少な
いメモリ容量で、しかも高速にパルス幅値の度数分布を
得ることのできるジッタ測定回路を簡単な構成により実
現することを目的としたものである。

〔問題点を解決するための手段〕

本発明のジッタ測定回路は、入力信号のパルス幅を測定
しそのパルス幅が変動する程度を度数分布として把握す
るジッタ測定回路において、入力信号のパルス幅を測定
するパルス幅測定回路と、所定の間隔でランク分けされ
たパルス幅値に対する累積度数を記憶するメモリと、前
記パルス幅測定回路において１回の測定が終るごとにそ
の測定出力をアドレス情報として前記メモリをアクセス
し指定されたアドレスの記憶内容に１を加算する積算制
御回路とを具備するようにしたものである。

〔作　用〕

このように、パルス幅測定回路による測定出力をアドレ
ス情報として利用し、指定されたアドレスの内容を１ず
つ増加させるようにすると、測定出力を演算処理回路に
よりランク分けすることなく、直接メモリ上に累積度数
を記憶させることができ、少ないメモリ容量で、しかも
高速にパルス幅値の度数分布を得ることができる。

〔実施例〕

第１ｒＩＡは本発明のジッタ測定回路の一実施例を示す
構成図である０図において、前記第４図と同様のものは
同一符号を付して示す。５はパルス幅測定回路１におい
て１回の測定が終るごとに、その測定出力旧をアドレス
情報としてメモリ３をアクセスし、指定されたアドレス
の記憶内容に１を加算する積算制御回路であり、各回路
における動作のタイミングを制御するタイミング制御回
路５１と、メモリ３の記憶内容に１を加算する＋１演算
回路５２とにより構成されている。６はジッタ測定回路
の動作なＩ１１御するとともに、メモリ３の内容を読み
出し１度数分布のグラフを出力する計算機などのインタ
フェースである。

このように構成されたジッタ測定回路において。

パルス幅測定回路１はタイミング制御回路５１からの指
令Ｐｇによりパルス幅の測定を開始し、測定終了時に終
了パルスｒｅを発生するとともに、その測定出力Ｍｉを
メモリ３のアドレスバスに出力する。

なお、パルス幅測定回路１の形態としては、入力信号Ｓ
ｉのパルス幅をクロックにより計数するものや、入力信
号Ｈを積分し、その積分値をＡ／Ｄ変換するものなどが
考えられるが、いずれの回路においても、測定出力旧は
２進のバイナリ信号として得ることができ、そのままア
ドレスバスに出力することができる。

ここで、タイミング制御回路５１はリード・ライト信号
Ｒ／Ｗを発生し、測定出力Ｍｉをアドレス情報としてメ
モリ３をアクセスする。メモリ３において指定されたア
ドレスの内容は＋１演算回路５２に読み出され、１を加
算された後、再度同じアドレスに格納される。

例えば、入力信号Ｓ１のパルス幅がｔｅｌｌｉｎｇ］で
あったとすると、測定出力旧は“１１＋８”となり、こ
の１１・”がアドレスバスに出力される。したがって、
メモリ３においては！６６回地がアクセスされ、その内
容に１が加えられる。同様に、パルス幅がＩＮＳ［ｎｘ
］であれば、１０００番地の内容に１が加えられる。

このように、測定出力Ｍ１をアドレス情報としてメモリ
３をアクセスし、その内容に順次１を加えるようにする
と、面倒な演算処理（ランク分け）を行なうことなく、
メモリ３に直接各パルス幅値に対する累積度数を記憶さ
せることができる。したがって、ｉｌ定終了後にメモリ
３の内容をパルス幅値の小さい順に読み出せば、パルス
幅の変動の程度を表わす度数分布を得ることができる。

第２図に度数分布の一例を示す。また、メモリ３は累積
度数を記憶するだけであり、しかもそのアドレス数はパ
ルス幅値の分解数に対応したものであるので、非常に少
ないメモリ容量となる。

なお、上記の説明においては、パルス幅測定回路１の測
定出力Ｍ１をそのままアドレス情報とじて利用する場合
を例示したが、必要に応じて、測定出力Ｍｉの下位ビッ
トのみをアドレス情報として利用することも可能である
。例えば、パルス＠沼定回路１の一形態として、パルス
幅の変動部分（終端付近）のみを高分解能で測定する回
路を使用した場合には、その部分の測定出力をアドレス
情報として利用しても良い。

第３図は前記第１図における＋１演算回路５２の具体例
を示す構成図である０図に示す回路は、プリセットカウ
ンタ５２１　とバッファ５Ｎとにより＋１演算回路５２
を構成したものである。図において、ニド弓３はメモリ
３の入出力端子、１０−Ｎはプリセットカウンタ５２１
のプリセット入力端子、２１１−２３は出力端子である
。すなわち、メモリ３に対して測定出力Ｍ１によりアド
レス情報が与えられるとともに、リード・ライト信号Ｒ
／Ｗが発生されると、そのアドレスに記憶された内容（
累積度数）が読み出され、入出力端子３０〜３３を介し
てプリセットカウンタ５２１のプリセット入力端子口〜
１３に印加される。このプリセット入力はロード信号Ｐ
、により読み込まれ、出力端子２０−２３にも出力され
る。

その後、プリセットカウンタ５２１の計数入力端子ＣＬ
［には１つの計数パルスＰｃが印加され、プリセットカ
ウンタ５２１はこの計数パルスＰｃｔｔカウントする。

このため、プリセットカウンタ５Ｈの出力端子２０〜２
３にはメモリ３から読み出した値に１を加えた出力が得
られる。したがって、この状態からバッファ５２２を導
通させ、プリセットカウンタ５２１の出力をメモリ３の
入出力端子３ト弓３に導くとともに、リード・ライト信
号Ｒ／Ｗを発生すれば、この出力を元のアドレスに格納
することができ、測定出力Ｍｉにより指定されたアドレ
スの内容に１を加算することができる。

〔発明の効果〕

以上説明したように、本発明のジッタ測定回路では、入
力信号のパルス幅を測定しそのパルス幅が変動する程度
を度数分布として把握するジッタ測定回路において、入
力信号のパルス幅を測定するパルス幅測定回路と、所定
の間隔でランク分けされたパルス幅値に対する累積度数
を記憶するメモリと、前記パルス幅測定回路において１
回の測定が終るごとにその測定出力をアドレス情報とし
て前記メモリをアクセスし指定されたアドレスの記憶内
容に１を加算する積算制御回路とを具備するようにして
いるので、１ｇ定出力を演算処理回路によりランク分け
することなく、直接メモリ上に累積度数を記憶させるこ
とができ、少ないメモリ容量で、しかも高速にパルス幅
値の度数分布を得ることのできる゛ジッタ測定回路を簡
単な構成により実現することができる。

【図面の簡単な説明】

第１図〜第３図は本発明のジッタ測定回路の一実施例を
示す構成図、１２１４図は従来のジッタ測定回路の一例
を示す構成図である。 ｌ・・・・・・パルス幅測定回路、２，３・・・・・・
メモリ。 ４・・・・・・演算処理回路、５・・・・・・積算制御
回路、５１・・・・・・タイミング制御回路、５ト・・
・・・＋１演算回路。 ５２１・・・・・・プリセットカウンタ、５２２・・・
・・・バッファ、６・・・・・・インタフェース。 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 入力信号のパルス幅を測定しそのパルス幅が変動する程
   度を度数分布として把握するジッタ測定回路において、
   入力信号のパルス幅を測定するパルス幅測定回路と、所
   定の間隔でランク分けされたパルス幅値に対する累積度
   数を記憶するメモリと、前記パルス幅測定回路において
   １回の測定が終るごとにその測定出力をアドレス情報と
   して前記メモリをアクセスし指定されたアドレスの記憶
   内容に１を加算する積算制御回路とを具備してなるジッ
   タ測定回路。