JPH0624206B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体基板表面に配線導体層を必要とする半
導体集積回路装置に係り、特に高電圧で使用するのに好
適な半導体集積回路装置に関する。

〔発明の背景〕

半導体集積回路装置では、１枚の半導体基板上に多数の
トランジスタやダイオードなどの半導体素子が形成され
るため、それらの表面に配線導体層を必要し、そのた
め、この配線導体層と各半導体素子の間に静電的な干渉
を生じる。

そこで、半導体基板表面の絶縁膜中に比較的低抵抗のポ
リシリコン層やアルミニウムの金属層を設け、これに所
定の電位を与えてシールド作用を行なわせるようにした
半導体装置が従来から知られており、その例を特公昭５
９−４３０９５号公報や特開昭５９−１４４１７１号公
報にみることができる。

しかしながら、この従来の方法では、シールドの電位が
半導体素子の表面の横方向に一定になつており、このた
め、半導体素子表面で横方向の電位変化をもつ空乏層に
対しては充分な効果が得られず、電界の集中をもたらし
てしまうという問題点があつた。

そこで、従来は、このような電界集中に対しては、フイ
ールドオキサイドと称する、例えば２酸化硅素膜などか
らなる絶縁膜の厚さを増すことにより対処していた。

しかしながら、このフイールドオキサイドの厚さを増す
と、上記した配線導体層を設けるべき下層の表面の凹凸
が著しくなり、配線導体層の形成が困難になつて、段切
れなどを生じ易くなるという問題がある。

〔発明の目的〕

本発明は、上記した背景のもとになされたもので、その
目的とするところは、配線導体層と半導体基板表面との
間での強電界の発生を防止し、配線導体層下に位置する
半導体素子の耐圧の定価を防止できる半導体集積回路装
置を提供することにある。

〔本発明の概要〕

この目的を達成するため、本発明は、配線導体層と半導
体基板表面との間に絶縁膜が介在する構造において、配
線導体層と半導体基板表面間に高電圧が印加された場
合、半導体基板表面に発生する強電界を緩和すべく絶縁
膜中に抵抗体からなる静電シールド層を設け、このシー
ルド層の両端をそれぞれ異なった電位点に接続すること
により、このシールド層の横方向に、半導体基板の表面
に発生する電位分布に対応した電位分布を発生させ、こ
れにより、シールド層と半導体基板の表面との間での局
部的な電界の集中が防止されるようにした点を特徴とす
る。

〔発明の実施例〕

以下、本発明による半導体集積回路装置について、図示
の実施例により詳細に説明する。

第１図(a)，(b)は本発明を誘電体分離式によつて分離し
たｎチヤネルＭＯＳトランジスタに適用した一実施例
で、(a)は半導体表面を、そして(b)は(a)の図のＡ−Ａ
線による断面をそれぞれ示したもので、これらの図にお
いて、１は多結晶シリコン支持体、２は多結晶シリコン
支持体１と後述する符号３〜６で示す各層で構成されて
いる半導体単結晶島間を絶縁分離するための２酸化ケイ
素膜で、多結晶シリコン支持体１、２酸化ケイ素膜２、
単結晶島で誘電体絶縁分離基板が構成されている。な
お、単結晶島は以上の説明で半導体基板として説明した
ものに相当する。３はｎ型シリコン層（以下ｎ層と称
す）、４，）ドレインとなるｎ^＋層、５はＰ型拡散層
（以下Ｐウエル層と称す）、６はソースとなるｎ^＋層、
７は第１絶縁膜、８は第２絶縁膜、９は層間絶縁膜、１
０はソース電極、１１はドレイン電極、１２は多結晶シ
リコンからできているゲート電極である。１３は引き出
し配線用のソース電極であり、層間絶縁膜９の一部に開
孔部を設けてソース電極１０と接触している。１４は本
発明の特徴である静電シールド用抵抗層で、ポリシリコ
ン、アモルフアスシリコンなど比較的低抵抗の材料で作
られており、ソース電極１０とドレイン電極１１間に接
続してある。

次にこの実施例の動作について説明する。まず、動作の
説明を容易にするため、抵抗層１４を設けなかつた場合
での問題点について述べる。第２図はシールド用抵抗層
がない場合について示したもので、図中の符号のうち１
〜１３は第１図と同様であるのでここでは省略する。第
２図(a)はソース電極１３の横方向の電位Ｖ_Ｓの分布と
単結晶島表面での横方向の電位Ｖ_SIの分布を示し、第２
図(b)は断面図を示す。３０はソース接地でソースドレ
イン間電圧Ｖ_DS（以下はドレイン電圧と称す）を印加し
た場合にｎ層側に拡がる空乏層を示す。Ｐウエル層５が
ｎ層３と較べて高不純物濃度であればドレイン電圧Ｖ_DS
を印加した場合、空乏層３０はｎ層側にのみ主として拡
がると近似できる。ｎ層表面での電位Ｖ_SIは、ｎ層表面
での空乏層３０の横幅をＷとし、Ｐウエル層５とｎ層３
の接合近傍での最大電界強度をＥ_ｍとすると次式で略々
近似できる。

このＶ_SIの横方向の分布の様子が第２図(a)に示されて
いる。

一方、引き出し電極であるソース電極１３の電位は横方
向に一様な零電位となる。

従つて、シリコン基板と引き出し配線間には大きな電位
差ΔＶ_１が縦方向に生じ、その結果、ｎ層表面のｎ^＋ド
レイン層４の近く、たとえばＱ点で強電界Ｅ_Ｑが発生
し、前述したＥ_ｍより大きな地を示すようになる。つま
り、Ｅ_Ｑ≫Ｅ_ｍとなる電界が局所的に発生するため、ソ
ース電極配線１０下で本来のＰｎ接合の耐圧を確保でき
ないという問題が生じるのである。

しかして、このような問題を解決するため、本発明の一
実施例では配線下にシールド用抵抗層を設けているので
あり、以下、この動作を第３図によつて説明する。

第３図(a)はソース電極１３の横方向の電位Ｖ_Ｓの分布
と単結晶島表面での横方向の電位Ｖ_SIの分布、さらに本
発明のシールド層１４の横方向の電位Ｖ_Ｆの分布を示
し、第３図(b)は断面図を示す。シールド用抵抗層１４
の電位は、第１のソース電極１０のｎ層表面上での右端
のｘ座標をｘ_１、ドレイン電極１１の左端の座標をｘ_２
とすると、抵抗体で電流が流れるために略々次式で近似
できる。

このようにシールド用抵抗層１４の両端に電圧を印加す
ることによつて、シールド用抵抗層１４の横方向に電位
分布をもたせることができ、この結果、第３図(a)に示
したように、端結晶島表面とシールド層間の電位差ΔＶ
_１は第２図に示したものと較べて大幅に減らすことがで
きる。このため単結晶島表面は配線用のソース電極１３
の電界の影響を全く受けず、ｎ層３の表面での局所的な
電界集中を防止することが可能となり、半導体素子の高
耐圧化が図れる。なお、上記のΔＶ_１はこの実施例によ
り大幅に減らすことができるが、他方、この実施例では
シールド用抵抗層１４と引き出し配線となつているソー
ス電極１３との間の電位差ΔＶ_２は反対に大きくなつて
しまう。しかしながら、最大ドレイン電圧Ｖ_DSを印加し
ても絶縁破壊しないよう層間絶縁膜９を選ぶことにより
この問題は解決できる。一例として、層間絶縁膜９とし
て５×１０^６Ｖ／cmの絶縁耐圧のあるスパツタ法で形成
できるＳｉＯ_２を用いれば、約１μｍの圧さに形成して
おくことで、約５００Ｖの電位差ΔＶ_２を許容すること
ができる。そして、シールド用抵抗層１４に一定の電位
分布をもたせる本発明の実施例によればフイールドオキ
サイドとなる第１絶縁膜７と第２絶縁増８の厚みを従来
例よりも大幅に減少させることができ、配線形成時での
配線下の絶縁膜の凹凸が少なくなり、これにより配線の
段切れの発生を充分に防止することができる。

ところで、以上の実施例では、シールド用抵抗層を一つ
の単結晶島に対して全面的に採用したが、これを、特に
引き出し配線直下だけ適用した場合の一実施例を第４図
(a)，(b)に示す。

なお、これら第４図(a)，(b)はそれぞれ単結晶表面部分
とその断面を表わしたもので、各部分の名称や動作など
は、第１図及び第３図で説明した実施例と同じである。

この実施例では、電極配線の下には必ずシールド用抵抗
層が位置するようにしなけれはならない。そのため、電
極配線の幅Ｗ_Ｓと、抵抗層の幅Ｗ_Ｆとの関係を、Ｗ_Ｆ＞
Ｗ_Ｓとなるようにしなければならない。

この実施例によれば、第１図の実施例に比して、シール
ド用抵抗層１４に流れるリーク電流をさらに少くするこ
とができる。

ところで、このような集積回路装置では、ソース電極，
ドレイン電極，ゲート電極の引き出し配線は、通常、電
極間での相互干渉をさけるために、第１図(a)に示すよ
うに上面からみると異なつた方向からとる場合が多い。
そのため、第１図(b)に示したようにソース電極の引き
出し配線１３直下にまでドレイン電極１１を設けなけれ
ばならない理由は特にない。

そこで、このような場合に好適な本発明の一実施例を第
５図に示す。

なお、これらの図において、図(a)は表面を、そして図
(b)は図(a)におけるＣ−Ｃ′部の断面図をそれぞれ示
す。

すなわち、この実施例は、第５図(b)に示すように、第
１絶縁膜７、第２絶縁膜８の一部に開孔部１５を設け、
ドレインｎ^＋層４の表面の一部とシールド用抵抗層１４
を直結したもので、この実施例によつても本発明の効
果、すなわち引き出し用ソース電極１３の影響を受けな
いという効果を得ることができる。

次に、第６図は本発明のさらに別の一実施例である。

第１図の実施例については、既に第３図を用いて説明し
たとおりで、引き出し用のソース電極配線１３とドレイ
ン電極１１との間にドレイン電圧ＶDS印加され、このた
め、層間絶縁膜９の厚みをこの電圧Ｖ_ＤＳに対して絶縁
破壊しない程度に設定できることを述べた。

ところで、本発明の動作はシールド層である抵抗層１４
が横方向に電位分布を有すればとにかく達成できるもの
であり、その最大電圧はあまり支配的ではない。そこ
で、ドレインのｎ^＋層４上のシールド用抵抗層１４の電
位を適当な値に設定してやれば、本発明の目的を達成し
ながら層間絶縁膜９の厚みを薄くできる。

この第６図の実施例は、このような観点によるもので、
第６図(C)に示したようにドレインｎ^＋層４の表面上の
第１絶縁膜７、第２絶縁膜８に開孔部を設け、ドレイン
ｎ^＋層４が電極１１ａを介して第６図(a)に示した抵抗
層５０の一方の端に接続されるようにし、抵抗層５０の
他端は電極１１(b)を介して第６図(b)に示したようにド
レインｎ^＋層４上に位置するシールド用抵抗層１４に接
続されるようにしたものであり、これにより第７図(b)
に示すように、抵抗層１４の一端は抵抗層５０を介して
ドレインｎ^＋層４に接続されるようにしたものである。

次に、この実施例の動作について第７図(a)，(b)を用い
て説明する。

なお、図中の符号は第６図と同様でありここでは説明を
省略する。

第７図(b)の抵抗層５０を介してドレイン電圧Ｖ_ＤＳを
印加すれば、電極１１ｂの電位Ｖ_ＤＳ′はシールド用抵
抗層１４の抵抗値をＲ_Ｆ、抵抗層５０の抵抗値をＲ_Ｐと
すると次式のようになる。

第７図(a)に示した電位分布図からわかるように、電極
１１ｂの電位をＶ_ＤＳより小さなＶ_ＤＳ′とすることに
より引き出し配線用のソース電極１３と電極１１ｂ間の
電位差ΔＶ_２は第３図の実施例より低くなり、その分だ
け間絶縁膜９を薄くできる。ただし、ΔＶ_１に関しては
第３図の実施例より高くなるが、第２図の実施例と較べ
ると大幅に減少でき、引き出し配線が半導体素子表面に
誘発する局所的な高電界集中を防止することができる。
なお、この実施例では、電極１１ｂに一定の電位を与え
る方法として、ドレイン電圧を分圧する方法を採用した
が、最初からＶ_ＤＳよりも低い電圧の電源を用意し、こ
の電源に直接、電極１１ｂを接続するようにしてもよ
い。

次に本発明をｎｐｎバイポーラトランジスタに適用した
実施例について述べる。

第８図は同じく誘電体分離方式を用いた例であり、第８
図(a)は表面パターン、同図(b)，(c)はそれぞれ同図(a)
におけるＦ−Ｆ′部、Ｇ−Ｇ′部における断面図でこれ
らの図において、１は多結晶シリコン基板、２は多結晶
シリコン基板と端結晶島間を絶縁分離するための２酸化
ケイ素類、３１はｎ型シリコン層（以下ｎ層と称す）、
４０はコレクタとなるｎ^＋層、５０はＰ型ベース層、６
０はエミツタとなるｎ^＋層、７０は２酸化ケイ素膜，リ
ンガラス等からなる第１絶縁膜、９は層間絶縁膜、１０
０はエミツタ電極、１０１はエミツタ電極１００の引き
出し配線、１２０はベース電極、１２１はベース電極１
２０の引き出し配線、110はコレクタ電極である。１４
は本発明による静電シールド用の抵抗層であり、エミツ
タ電極の引き出し配線１０１とコレクタ電極との間に高
電圧を印加しても、ｎ層３１の表面での強電界の発生を
防止すべく、エミツタ電極１００とドレインｎ^＋層４０
との間に直結してある。

この実施例の動作については第１図の実施例において詳
細に説明と同じなのでここでは概略を述べる。エミツタ
電極の引き出し配線１０１が負、コレクタ電極１１０が
正となるエミツタ・コレクタ間電圧Ｖ_ＣＥ（以下コレク
タ電圧と称す）が印加された場合でも、この実施例によ
れば静電シールド用抵抗層１４があるため、第１図〜第
３図で説明した実施例と同様にｎ層表面での高電界の発
生を防止でき、引き出し配線による局所的な耐圧低下を
防ぐことができる。なお、この実施例では、本発明の効
果を遺憾なく発揮するため、第８図に示したようなエミ
ツタ電極配置としている。すなわち、ｎｐｎトランジス
タが動作中は、ベースの電位はコレクタ電位よりもエミ
ツタ電位に近づき、従つてベース電極の引き出し配線と
ｎ層表面との間にも高電圧が加わることになる。そこ
で、この実施例では、ベース電極の引き出し配線直下に
おいても本発明による抵抗層１４を適用し得るようにし
ているのである。

また、この実施例では、第８図(a)，(b)，(c)に示した
ようにエミツタ電極１００をベース電極120と接触した
よう、ベース層５０とｎ層３１の接合上部を覆うように
配置している。そして、第８図(c)に示すようにベース
電極直下にあるエミツタ電極１００を層間絶縁膜９を介
して位置させればエミツタ電極とベース電極の引き出し
配線１２１の短絡は防止でき、かつ、抵抗層１４を設け
ているため、ベース電極の引き出し配線１２１のｎ層表
面に及ぼす悪影響も防止できる。

次に、本発明による高耐圧化効果について説明する。

第９図は本発明の第３図に示した実施例と従来例の第２
図に示した構造を有するｎチヤネルＭＯＳトランジスタ
のソース・ドレイン間耐圧ＢＶ_ＤＳを知したものであ
る。なお、この実施例における静電シールド用抵抗層１
４は以下のようにして作られたものである。すなわち、
常圧の下でベルジヤーの中に置いたサセプタ上に資料を
のせ、６５０℃の基板温度のもとで亜酸化窒素Ｎ_２Ｏと
モノシランＳｉＨ_４を熱分解することによつて酸素がド
ープされたアモルフアスシリコンを成長させ、このと
き、亜酸化窒素Ｎ_２ＯとモノシランＳｉＨ_４の原料ガス
比（γ＝Ｎ_２Ｏ／ＳｉＨ_４）を０．７とすることによつ
て抵抗率ρが約１×１０^８Ω・cmとなるようにし、これ
を膜厚０．３５μｍに形成したものである。一方、ｎ層
としては、抵抗率は２０Ω・cmのものを使つた。

第９図で、横軸の絶縁膜厚ｔは第１絶縁膜７（厚さ
ｔ_１）と第２絶縁膜８（厚さｔ_２）と層間絶縁膜９（厚
さｔ_３）との和を示したもので、本実施例では第２絶縁
膜厚ｔ_２が０．６μｍのリンガラス膜、層間絶縁膜厚ｔ
_３が１．４μｍのスパツタリング方法で形成した２酸化
ケイ素膜であり、第１絶縁膜７として熱酸化による２酸
化ケイ素膜を用いて厚さｔ_１を変化させたものである。

この第９図から明らかなように、ソース・ドレイン間耐
圧ＢＶ_ＤＳは従来例では絶縁膜厚ｔが薄くなるにつれて
下がる傾向にあり、必然的に絶縁膜厚ｔを厚くしなけれ
ば高耐圧は得られないが、本発明による横方向に電位分
布を有するシールド用抵抗層を形成しておけば、絶縁膜
厚ｔが薄くても高耐圧化が可能となつた。

次に、第１０図により本発明の各実施例に用いた静電シ
ールド用抵抗層１４の具体的な一実施例について説明す
る。

まず、第１０図(a)は材料構造と電流が流れる通路を示
し、ａ−Ｓｉはアモルフアスシリコン、ＳｉＯ_ｘは酸化
ケイ素（ｘ２）であり、Ｐ_１はＳｉＯ_ｘを横切つて流
れる電流通路、Ｐ_２はＳｉＯ_ｘをさけて流れる電流通路
を示す。

このような材料からなる静電シールド用抵抗層の動作に
ついて説明する。

Ｐ_２の通路を流れる電流はａ−Ｓｉを流れる電流でり、
通常その導電率を定める活性化エネルギーＥａは約０．
２ｅＶの値を示す。他方、Ｐ_１の通路を流れる電流は第
１０図(b)で示すように、ＳｉＯ_ｘの大きさｄが大きい
と（＞１００Å）、ａ−Ｓｉの間に絶縁物ＳｉＯ_ｘが入
つた形となる。このときＳｉＯ_ｘを流れる電流は、同図
(c)に示すように、ａ−Ｓｉを流れるキヤリヤがＳｉＯ
_ｘのバリヤφ_ＢをこえてＳｉＯ_ｘの中でのホツピング伝
導によるもので、極めて小さい。ところが、ｄが小さく
なりすぎると（＜１００Å）ＳｉＯ_ｘを流れる電流はト
ンネル効果により容易に流れるためＰ_１を流れる電流値
に近くなる。ところで、この静電シールド用抵抗層１４
を流れる電流の大きさは実際の素子の動作には直接関係
がなく、従つて、少い方が望ましい。そして、その値が
大きくなりすぎると、無効電力の発生となり熱的な破壊
を引き起す虞れを生じる。

従つて、静電シールド用抵抗層の抵抗値は素子の無効な
電力損失を少なくする見地から、なるべく大きくする必
要があるが、上記のように、ＳｉＯ_ｘの大きさｄを１０
０Å以上に設定し、かつそのＳｉＯ_ｘの粒を制御するこ
とによつて所望の抵抗値を得ることができる。つまり、
この実施例によれば、Ｐ_２の通路面積を変えることによ
つて抵抗値を任意に制御することができる。

一例を示すと、第９図の説明で述べた方法によれば、γ
（Ｎ_２Ｏ／ＳｉＨ_４）＝０．７の場合、ＳｉＯ_ｘの大き
さｄは約３００Åで、ＳｉＯ_ｘ／ａ−Ｓｉの値は約０．
２となり、静電シールド用抵抗層の抵抗率ρとして約１
×１０^８Ωcmを得た。そして、この抵抗率を有する静電
シールド用抵抗層を第１図に示したＭＯＳＦＥＴに適用
した場合、静電シールド用抵抗層を流れる電流は約２０
ｐＡと無視できる程度となり、第９図で示したように、
薄い絶縁膜で充分な高耐圧化を図ることができた。

なお、抵抗値は原料ガスのＮ_２Ｏの量を多くするか、成
長温度を低くすることによつて高くなる傾向があつた
が、いずれにしても第１０図に示す膜を得ることができ
た。

なお、上記実施例では、誘電体分離方式を用いたｎチヤ
ネルＭＯＳＦＥＴやバイポーラｎｐｎトランジスタに本
発明を適用した場合について述べたが、本発明は何もこ
れらに限られることはなく、Ｐ型とｎ型の半導体層を入
れ換えたＰチヤネルＭＯＳＦＥＴやｐｎｐトランジスタ
等でも適用は可能である。

さらに、本実施例ではトランジスタについて説明してき
たが、ダイオードやサイリスタ等の素子に対しても本発
明を適用できることは言うまでもないことである。

また、上記実施例では半導体素子の電極配線について説
明してきたが、集積回路において能動素子とはならない
箇所で引き出し配線とシリコン基板とに高電界が集中す
るところにでも本発明を適用できる。

さらに上記実施例では特に誘電体分離基板に適用した例
について説明したが、本発明は多の絶縁分離基板、たと
えばＰｎ分離基板やＳＩＭＯＸによる絶縁分離基板を用
いてた半導体装置にも適用できる。そして、各絶縁分離
基板には複数の単結晶島を有しているものである。

さらに、上記実施例では絶縁体層中に介在させた本発明
によるシールド用抵抗層として酸素をドープした多結晶
シリコンについて述べたが、窒素あるいは水素をドープ
した多結晶シリコンでもよく、多結晶シリコンが非結晶
のシリコンが非結晶のアモルフアスシリコンであつても
かまわないし、所望の抵抗値を得るため絶縁膜中にタン
タルやチタン等の金属をイオン打込みして形成したもの
でもよい。

〔発明の効果〕

以上説明したように、本発明によれば、絶縁膜中に、横
方向に電位分布を有するシールド用抵抗層を挿入し、そ
の上に層間絶縁膜を介して半導体集積回路の引き出し配
線を形成するようにしたので、引き出し配線による半導
体基板表面での局所的な電界集中が防止でき、半導体素
子の高耐圧化が可能であるばかりでなく、シールド用抵
抗層の下の絶縁膜を薄くすることができるので、配線の
段差も小さくなり段切れなどの不良による歩留りの低下
も防ぐことができる。

【図面の簡単な説明】

第１図(a)，(b)は本発明による半導体集積回路装置の一
実施例を示す正面図と断面図、第２図(a)，(b)は第１図
(a)，(b)の実施例におけるシールド抵抗層を除いた場合
の動作説明図、第３図(a)，(b)は第１図(a)，(b)の実施
例の動作説明図、第４図(a)，(b)は本発明の他の一実施
例を示す正面図と断面図、第５図(a)，(b)は本発明のさ
らに別の一実施例を示す正面図と断面図、第６図(a)，
(b)，(c)は本発明のさらに別の一実施例を示す正面図と
部分を異にする第１と第２の断面図、第７図(a)，(b)は
第６図(a)〜(c)に示した実施例の動作説明図、第８図
(a)，(b)，(c)は本発明のさらに別の一実施例の正面図
と部分を異にする第１と第２の断面図、第９図は本発明
の効果を示す特性図、第１０図(a)，(b)，(c)は本発明
における静電シールド用抵抗層の一実施例を示す模式正
面図と模式断面図、それにエネルギー準位の説明図であ
る。 １……多結晶シリコン支持体、２……絶縁膜、３，３１
……ｎ層、４，６，４０，６０……ｎ^＋層、５，５０…
…Ｐ層、７，７０，８……絶縁膜、９……層間絶縁膜、
１０……ソース電極、１１……ドレイン電極、１２……
ゲート電極、１３……引き出し配線用ソース電極、１４
……シールド用抵抗層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−228753（ＪＰ，Ａ) 特開 昭49−116990（ＪＰ，Ａ) 特開 昭59−14650（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】絶縁分離基板の主表面に露出したそれぞれ
   導電型を異にする少なくとも２以上の半導体層を有する
   半導体基板上に絶縁被膜を隔てて配線導体層を備えた半
   導体集積回路装置において、上記絶縁被膜内の少なくと
   も上記配線導体層の直下を含む所定の面方向範囲に所定
   の導電度の抵抗層を設け、この抵抗層の所定の面方向に
   離れた少なくとも２個所の点をそれぞれ異なった電位点
   に接続し、上記半導体層内に現われる電位分布に対応し
   た電位分布が上記抵抗層内に形成されるように構成した
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】特許請求の範囲第１項において、上記抵抗
   層のいずれか一方の点が抵抗器を介して上記半導体層の
   いずれかに接続されていることを特徴とする半導体集積
   回路装置。
3. 【請求項３】特許請求の範囲第１項において、上記半導
   体基板が、多結晶シリコン支持体の一方の面に、誘電体
   層で分離された半導体単結晶島として形成されているこ
   とを特徴とする半導体集積回路装置。