JPS5830141A - 集積化半導体装置 - Google Patents
集積化半導体装置Info
- Publication number
- JPS5830141A JPS5830141A JP56128172A JP12817281A JPS5830141A JP S5830141 A JPS5830141 A JP S5830141A JP 56128172 A JP56128172 A JP 56128172A JP 12817281 A JP12817281 A JP 12817281A JP S5830141 A JPS5830141 A JP S5830141A
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- JP
- Japan
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- single crystal
- region
- polycrystalline
- polycrystalline silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積化半導体装置に関し、特κ、誘電体分離用
絶縁膜を介して多結晶シリコン支持体に支持された複数
の単結晶領域（鳥）を有する誘電体分離基板を用いた集
積化半導体装置に関する。
絶縁膜を介して多結晶シリコン支持体に支持された複数
の単結晶領域（鳥）を有する誘電体分離基板を用いた集
積化半導体装置に関する。
ｇｔｓは、従来技術とし工の誘電体分離基板の製造方法
を示す図である。すなわち、まず、同図Ｈ）Ｋ示すよう
κ、ｎ形単結晶シリコン１を酸化し、そのＩＩｉｌＫ酸
化膜！を廖虞する。
を示す図である。すなわち、まず、同図Ｈ）Ｋ示すよう
κ、ｎ形単結晶シリコン１を酸化し、そのＩＩｉｌＫ酸
化膜！を廖虞する。
次κ、同図（→κ示すようκ、ホトエツチングκより酸
化膜２を部分的κ開口し、残りの酸化膜を保護▼スフと
して、アルカリ系エッチャントκより、Ｖ字形の＃Ｉ墨
ｔｌ−形成する。
化膜２を部分的κ開口し、残りの酸化膜を保護▼スフと
して、アルカリ系エッチャントκより、Ｖ字形の＃Ｉ墨
ｔｌ−形成する。
つづいて、前記酸化膜！を除去し、同図ｆ→（示すよう
に，拡散またはイオン打込み法κよ９ｖｓ＋層４を形成
する。これは、後κいわゆるｎ＋鳳込層となり、低耐圧
素子−例えば亀ｐｎト２ンジスターκおいては、コレク
タ抵抗を低減する働もきなし、また高耐圧嵩子一例えば
サイリスターでは，チャネルストタパとなる。
に，拡散またはイオン打込み法κよ９ｖｓ＋層４を形成
する。これは、後κいわゆるｎ＋鳳込層となり、低耐圧
素子−例えば亀ｐｎト２ンジスターκおいては、コレク
タ抵抗を低減する働もきなし、また高耐圧嵩子一例えば
サイリスターでは，チャネルストタパとなる。
その後、酸化により、一電体分離用の酸化膜５を、同図
（ハ）に示すように形成する。さらκその上に、同図に
）Ｋ示すよう罠、支持体となる多結晶シリコン６を形成
する。
（ハ）に示すように形成する。さらκその上に、同図に
）Ｋ示すよう罠、支持体となる多結晶シリコン６を形成
する。
次に、同図に）Ｋ示すように、多結晶シリコン６を研１
１１１７Ａして基板の平行を出すと共に１単結晶Ｘ７リ
コン１を研削７Ｂする。そして、最終的には、鏡面研磨
８により、１つの単結晶シリコン領域（島）か、酸化膜
５および多結晶シリコン６を介して、他の単結晶シリコ
ン領域から分離されるようＫする。
１１１７Ａして基板の平行を出すと共に１単結晶Ｘ７リ
コン１を研削７Ｂする。そして、最終的には、鏡面研磨
８により、１つの単結晶シリコン領域（島）か、酸化膜
５および多結晶シリコン６を介して、他の単結晶シリコ
ン領域から分離されるようＫする。
以上のよ５Ｋして、誘電体分離基板は完成する。
しかし、明らかなよ５に、この場合、鏡面研磨８の精度
によって単結晶シリコン領域１人の厚さか変化し、また
、表ＷＩＫ露出する多結晶シリコン６０輻Ｗが変化する
。
によって単結晶シリコン領域１人の厚さか変化し、また
、表ＷＩＫ露出する多結晶シリコン６０輻Ｗが変化する
。
多結晶シリコン６０幅Ｗが大きすぎると、実質的な単結
晶領域が挾くなる。それ故に、その後この領域に半導体
素子を形成する場合、半導体素子が単結晶領域ＩＡから
はみ出し、多結晶領域にずれ込んだりする欠ムを生ずる
。
晶領域が挾くなる。それ故に、その後この領域に半導体
素子を形成する場合、半導体素子が単結晶領域ＩＡから
はみ出し、多結晶領域にずれ込んだりする欠ムを生ずる
。
［２図は、ｗｉ１図で示したような従来技術で作りた誘
電体分離基板の単結晶領域に半導体素子（サイリスタ）
を形成した例を示す概略断面図であり、第５図はその一
部詳細図である。
電体分離基板の単結晶領域に半導体素子（サイリスタ）
を形成した例を示す概略断面図であり、第５図はその一
部詳細図である。
サイリスクは多結晶シリコン！、ＩＩ電体分離用酸化膜
５． ＊’＄単結晶シリツン領域１ムからなる誘電体分
離基板に、酸化ＩＩ？をマスクとし、リン（Ｐ）および
ホウ素（Ｂ）を拡散することＫよって形成されるｐ形半
導体領域１０．ｎ形半導体領域２０および♂形半導体領
域１１からなる・また、このような誘電体分離基板では
、基板のわん一制御のため、多結晶シリコン６側の表面
には、多結晶シリコン６ムと薄い酸化１１１４とが、交
５互に数層積重ねて形成されている。この酸化ｊ［１，
６は、きわめて酵い５九（、多結晶シリコン６．６ムの
凸凹の激しい面上Ｋｌｉ成されるので、電気的に完全に
は絶縁されない。
５． ＊’＄単結晶シリツン領域１ムからなる誘電体分
離基板に、酸化ＩＩ？をマスクとし、リン（Ｐ）および
ホウ素（Ｂ）を拡散することＫよって形成されるｐ形半
導体領域１０．ｎ形半導体領域２０および♂形半導体領
域１１からなる・また、このような誘電体分離基板では
、基板のわん一制御のため、多結晶シリコン６側の表面
には、多結晶シリコン６ムと薄い酸化１１１４とが、交
５互に数層積重ねて形成されている。この酸化ｊ［１，
６は、きわめて酵い５九（、多結晶シリコン６．６ムの
凸凹の激しい面上Ｋｌｉ成されるので、電気的に完全に
は絶縁されない。
また、ｌＩ電体分離用酸化膜５の内ＩＩ（単結晶シリコ
ン領域１人の側）Ｋは、アンチモン拡散によるｍ纏込層
４が形成されている。さらに１単結晶シリコン領域１人
が露出している基板表面には、前記ｎｍ込層４と接続す
るよ５ Ｋ、ｍｌ十形半導体領域１１が形成されている
。この♂形半導体領域１１は、サイリスタの場合にはｎ
ゲートのコンタクトをとるの（役立ち、ｎｐ鳳トランジ
スタの場合にはコレクタ抵抗を低減するのに役立つもの
である。
ン領域１人の側）Ｋは、アンチモン拡散によるｍ纏込層
４が形成されている。さらに１単結晶シリコン領域１人
が露出している基板表面には、前記ｎｍ込層４と接続す
るよ５ Ｋ、ｍｌ十形半導体領域１１が形成されている
。この♂形半導体領域１１は、サイリスタの場合にはｎ
ゲートのコンタクトをとるの（役立ち、ｎｐ鳳トランジ
スタの場合にはコレクタ抵抗を低減するのに役立つもの
である。
しかし、１１１ｗＡの鏡面研磨の工程で削りすぎた基板
に、ｎ＋形半導体領域１１を形成すると、謳２図、第５
゛図に示すよ５に、この領域１１が多結晶シリコン６上
にはみだしてしまうことがある。
に、ｎ＋形半導体領域１１を形成すると、謳２図、第５
゛図に示すよ５に、この領域１１が多結晶シリコン６上
にはみだしてしまうことがある。
この部分の酸化膜は、ｎ＋形半導体領域の拡散形成後に
形成される膜のため、膜厚が薄く、このため電極１３と
多結晶シリコン６間に電圧を印加すると、もれ電流が増
大する０したがって、電極１ｓが高圧端子ＫＩＩ絖され
ている場合には、回路全体の耐圧が低下することＫなり
、大きな問題となる。
形成される膜のため、膜厚が薄く、このため電極１３と
多結晶シリコン６間に電圧を印加すると、もれ電流が増
大する０したがって、電極１ｓが高圧端子ＫＩＩ絖され
ている場合には、回路全体の耐圧が低下することＫなり
、大きな問題となる。
次に、落２図および第３図に示した♂形半導体領域１１
の形成位置によりて、誘電体分離基板上で、１個の単結
晶領域（島）の占める必要面積がどのように異なるかに
ついて這ぺる。
の形成位置によりて、誘電体分離基板上で、１個の単結
晶領域（島）の占める必要面積がどのように異なるかに
ついて這ぺる。
Ｎ４，５図は、誘電体分離基板にサイリスクを形成する
場合のレイアウト法の説明図である。落４図とＷＥｓ図
の違いは、単結晶領域ＩＡＫおける前述のｎ＋形半導体
領域１１の形成位置である。第４図は、ｎ＋領械１１を
単結晶領域１のコーナに設ける場合であり、ＩＩＩ！５
Ｅは、？領域１１を単結晶領域１人の直一部に設ける場
合である。
場合のレイアウト法の説明図である。落４図とＷＥｓ図
の違いは、単結晶領域ＩＡＫおける前述のｎ＋形半導体
領域１１の形成位置である。第４図は、ｎ＋領械１１を
単結晶領域１のコーナに設ける場合であり、ＩＩＩ！５
Ｅは、？領域１１を単結晶領域１人の直一部に設ける場
合である。
これらのＩＩにおいて、一点鎖線３１は誘電体分離基板
の表１１に露出する多結晶シリコン部分の中心線でＤＩ
Ｃと呼ばれる。前記ＤＩＣ５１の内側には、表ＷｉＫ露
出する多結晶シリコン４．＠電分離用酸化展５．１１＋
厘込層４． ＊ｌＩｉ単結晶領域ＩＡ、ｐ形半導体領域
（拡散層） １０． ＋、、 ｍｌ十形半導体領域１１
などが図示のように配置されている。
の表１１に露出する多結晶シリコン部分の中心線でＤＩ
Ｃと呼ばれる。前記ＤＩＣ５１の内側には、表ＷｉＫ露
出する多結晶シリコン４．＠電分離用酸化展５．１１＋
厘込層４． ＊ｌＩｉ単結晶領域ＩＡ、ｐ形半導体領域
（拡散層） １０． ＋、、 ｍｌ十形半導体領域１１
などが図示のように配置されている。
なお、単結晶領域１のコーナ形状は、レイアウトの段階
では図の様な形状になるものと仮定している。
では図の様な形状になるものと仮定している。
図中のｔは、サイリスタの耐圧を保つために必要な、ｐ
形半導体領域１０と一形半導体領域１１との間の間隔で
ある。
形半導体領域１０と一形半導体領域１１との間の間隔で
ある。
そして、前ｅｔを等しくした場合、ｊ１４ｆｆｉのよう
に、♂形半導体領域１１を単結晶領域１ムのコーｔＷｉ
Ｋ設けるとすれば、ＤＩＣ５１の間隔は約３６５μｍと
なり、−万、１１５ｍのよ５に、ｎ＋形半導体領械１１
を単結晶領域１ムの直線部に設けるとすれば、ＤＥＣ５
１の間隔は約５９Ｓ１１ｍＫなる。
に、♂形半導体領域１１を単結晶領域１ムのコーｔＷｉ
Ｋ設けるとすれば、ＤＩＣ５１の間隔は約３６５μｍと
なり、−万、１１５ｍのよ５に、ｎ＋形半導体領械１１
を単結晶領域１ムの直線部に設けるとすれば、ＤＥＣ５
１の間隔は約５９Ｓ１１ｍＫなる。
すなわち、♂半生導体領域１１ｆ）形成位置により５０
１１ｒｍの違いが生ずる。高耐圧半導体集積回路では、
こりような鳥耐圧嵩子が多いので、チップ内積を縮小す
るにはこり点を考慮する必要がある。
１１ｒｍの違いが生ずる。高耐圧半導体集積回路では、
こりような鳥耐圧嵩子が多いので、チップ内積を縮小す
るにはこり点を考慮する必要がある。
以上のよ５ｅｃ、、＋形半導体領域１１はｎ＋麿込層４
と接続する必要かあり、ＪＩＪ図忙示したように単結晶
領域１人のコーナに配置する方がよい。しかし、＃Ｉ紀
コーナ部は、一般的に、形状の乱れが多く、Ｍｅｌｔ層
の精度によりては、♂形半導体領域１１が多結晶シリコ
ン６の領域にずれ込んで、その部分からのもれ電流が太
き（なり素子の耐圧不良が起こるという間層があｐた。
と接続する必要かあり、ＪＩＪ図忙示したように単結晶
領域１人のコーナに配置する方がよい。しかし、＃Ｉ紀
コーナ部は、一般的に、形状の乱れが多く、Ｍｅｌｔ層
の精度によりては、♂形半導体領域１１が多結晶シリコ
ン６の領域にずれ込んで、その部分からのもれ電流が太
き（なり素子の耐圧不良が起こるという間層があｐた。
この問題を解決するためには、単結晶領域ＩＡの寸法を
大きくすればよいが、そうするとチップサイズが大きく
なり、デッグ単価が高くなるとい５欠点を生ずる。
大きくすればよいが、そうするとチップサイズが大きく
なり、デッグ単価が高くなるとい５欠点を生ずる。
本発明の目的は、従来技術による誘電体分給基板の構造
を改喪して耐圧不良の要因を徐き、さらにチップサイズ
の縮小を可能にした集積化半導体装置を提供すること（
ある。
を改喪して耐圧不良の要因を徐き、さらにチップサイズ
の縮小を可能にした集積化半導体装置を提供すること（
ある。
本発明の特徴は、誘電体分離基板の表面に露出する多結
晶シリコンに、その表面から内方に向かつて、予定の厚
さの絶縁物層を形成することにより、♂形半導体（拡散
）ｉＲ域が、誘電体分離用酸化膜を越えて単結晶領域か
らはみだしても、下層の多結晶シリコンとは電気的に接
続されることがないように構成した点にある。
晶シリコンに、その表面から内方に向かつて、予定の厚
さの絶縁物層を形成することにより、♂形半導体（拡散
）ｉＲ域が、誘電体分離用酸化膜を越えて単結晶領域か
らはみだしても、下層の多結晶シリコンとは電気的に接
続されることがないように構成した点にある。
Ｎ６図およびｔｓ７図に本発明の実施例の要部を示す。
第６図は本発明の一実施例における誘電体分離基板の平
面図を示し、第７図はその■−■線にそう拡大断面図を
示す。
面図を示し、第７図はその■−■線にそう拡大断面図を
示す。
これらの図において、第２．Ａｌｌと同一の符号は同一
または同等部分をあられしている。落２図および１Ｅ５
ＷＡとの対比から明らかなように、本実施例は、誘電体
分給基板のＩＩ！画に露出している多結晶シリコン６０
表面からある深さく数１０１１ｍ根度）まで、絶縁物層
５ｏが設けられている点で従来例と異なる。
または同等部分をあられしている。落２図および１Ｅ５
ＷＡとの対比から明らかなように、本実施例は、誘電体
分給基板のＩＩ！画に露出している多結晶シリコン６０
表面からある深さく数１０１１ｍ根度）まで、絶縁物層
５ｏが設けられている点で従来例と異なる。
このような絶縁物層５ｏの形成方法としては、何種類か
の方法が考えられる。
の方法が考えられる。
その一つの手段として、鏡面研磨の終った鐸電体分離基
１１ｉＫ、弗酸を生体とした溶液中での陽極化成処理（
多結晶シリコン側を陽極とし、溶液側を陰極側とする）
を施し、その後、温水丸環、熱処理等を加えて、表ＷＪ
Ｋ露出する多結晶シリコンの上層部を絶縁物化する方法
がある。この方法の詳細は、特公昭、５２−４７３１８
号公報等に詳しく説明されている。
１１ｉＫ、弗酸を生体とした溶液中での陽極化成処理（
多結晶シリコン側を陽極とし、溶液側を陰極側とする）
を施し、その後、温水丸環、熱処理等を加えて、表ＷＪ
Ｋ露出する多結晶シリコンの上層部を絶縁物化する方法
がある。この方法の詳細は、特公昭、５２−４７３１８
号公報等に詳しく説明されている。
以上のよ５にして作成した誘電体分離基板を使った集積
化半導体装ｆＫついて、本発明者らが実験したところ、
従来技術による集積化回路の耐圧不良の問題は全く発生
せず、また、チップのナイズ縮小に関しても、例えば、
従来のＬ６禦×４．５寵カラ、五８■×五６ ｍｍ Ｋ
縮小できた。
化半導体装ｆＫついて、本発明者らが実験したところ、
従来技術による集積化回路の耐圧不良の問題は全く発生
せず、また、チップのナイズ縮小に関しても、例えば、
従来のＬ６禦×４．５寵カラ、五８■×五６ ｍｍ Ｋ
縮小できた。
前述のよう釦、本発明では、誘電体分離基板の表面に露
出している多結晶シリコン６０表面部−すなわち上層部
を絶縁物化している。
出している多結晶シリコン６０表面部−すなわち上層部
を絶縁物化している。
それ故に、Ｎ５図に示したようＫｓｎｊＭ込層４に接層
４れるｎ＋形半導体領域１１を形成する際に、仮に、こ
のｎ領域１１が−電体分離用酸化ｇｓｔ越えて多結晶シ
リコンの領域にまではみ出したとしても、前記ｎ領域１
１が多結晶シリコン６に直接接続されることはなくなる
。
４れるｎ＋形半導体領域１１を形成する際に、仮に、こ
のｎ領域１１が−電体分離用酸化ｇｓｔ越えて多結晶シ
リコンの領域にまではみ出したとしても、前記ｎ領域１
１が多結晶シリコン６に直接接続されることはなくなる
。
したがって、本発明（よれば、集積化半導体装置全体と
しての耐圧低下を防止することができるのみならず、♂
形半導体領域１１を単結晶領域（島）１人のプーナ部に
形成できるよ５になるので、集積度を向上し、またはチ
ップサイズを縮小スることが容易になるという利点があ
る。
しての耐圧低下を防止することができるのみならず、♂
形半導体領域１１を単結晶領域（島）１人のプーナ部に
形成できるよ５になるので、集積度を向上し、またはチ
ップサイズを縮小スることが容易になるという利点があ
る。
第１図は誘電体分離基板の製造方法を示す図、第２図は
従来方法で作成された誘電体分給基板の単結晶領域（島
）Ｋ半導体素子を形成した場合の概略断面図、第３図は
その一部詳顔断面図、Ｍ４図および第５図は誘電体分離
基板を使って集積化半導体装置を形成する場合のレイア
ウト法の説明図、第６図は本発明の一実施例の平面図、
第７図はその■−％ｌ１ｌＫそう＠Ｗｉ図である。 １・・・ｎ形単結晶シリコン、 １人・・・単結晶シ
リコン領域ｓ ４ ・＝ｎ Ｊｌｌ込層、 ５−・誘
電体分離用酸化膜、 ６・・・多結晶シリコン、 ９−
・酸化膜、 １０−・・ｐ形半導体領域、 １１・”ｎ
＋形半生体領域、 関・・・絶縁物層 代理人弁理士 平 木 道 人 才１図 ２２図 ２３図 矛４ 図 牙 ５ 囮
従来方法で作成された誘電体分給基板の単結晶領域（島
）Ｋ半導体素子を形成した場合の概略断面図、第３図は
その一部詳顔断面図、Ｍ４図および第５図は誘電体分離
基板を使って集積化半導体装置を形成する場合のレイア
ウト法の説明図、第６図は本発明の一実施例の平面図、
第７図はその■−％ｌ１ｌＫそう＠Ｗｉ図である。 １・・・ｎ形単結晶シリコン、 １人・・・単結晶シ
リコン領域ｓ ４ ・＝ｎ Ｊｌｌ込層、 ５−・誘
電体分離用酸化膜、 ６・・・多結晶シリコン、 ９−
・酸化膜、 １０−・・ｐ形半導体領域、 １１・”ｎ
＋形半生体領域、 関・・・絶縁物層 代理人弁理士 平 木 道 人 才１図 ２２図 ２３図 矛４ 図 牙 ５ 囮
Claims (1)
- （＋ｌ ＠電体分離用絶縁膜を介して、その一部が露出
するように多結晶シリコンに支持された複数の単結晶領
域と、前記鱒導体分−用絶縁属の内側にそって、単結晶
領域に形成された高不純物濃度麿込層と、前記単結晶領
域に形成された半導体素子と、前記高不純物一度樋込層
に接続されるように、前記単結晶領域の表面部に形成さ
れた同−導電形高不純物員度半導体領域とを具備した集
積化半導体装置において、ｍ記単結晶領域の露出表面の
間に存在する多結晶シリコンの表面部に、絶縁物層が形
成されたことを特徴とする集積化半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128172A JPS5830141A (ja) | 1981-08-18 | 1981-08-18 | 集積化半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128172A JPS5830141A (ja) | 1981-08-18 | 1981-08-18 | 集積化半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830141A true JPS5830141A (ja) | 1983-02-22 |
Family
ID=14978181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128172A Pending JPS5830141A (ja) | 1981-08-18 | 1981-08-18 | 集積化半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830141A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629645A (ja) * | 1985-07-06 | 1987-01-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62234339A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | 誘電体分離型半導体装置 |
| US4925808A (en) * | 1989-03-24 | 1990-05-15 | Sprague Electric Company | Method for making IC die with dielectric isolation |
| JPH02257652A (ja) * | 1989-03-30 | 1990-10-18 | Oki Electric Ind Co Ltd | 誘電体分離基板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075780A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5124343A (ja) * | 1974-04-30 | 1976-02-27 | Atsuhiko Sato |
-
1981
- 1981-08-18 JP JP56128172A patent/JPS5830141A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075780A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5124343A (ja) * | 1974-04-30 | 1976-02-27 | Atsuhiko Sato |
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| JPS62234339A (ja) * | 1986-04-04 | 1987-10-14 | Nec Corp | 誘電体分離型半導体装置 |
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