JPH06244300A - 混成集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 外部バイアス電源の電圧を変えることなく、
増幅動作の周波数特性を容易に変化できる混成集積回路
装置を得る。 【構成】 混成集積回路装置のゲートバイアスピン６
ａ，６ｂを複数本設け、そのそれぞれに値の異なるバイ
アス抵抗８ａ，８ｂを接続する。ＦＥＴ３のゲートへ
は、バイアス抵抗８ａもしくは８ｂと、もう一方のバイ
アス抵抗９で抵抗分割された電位が、ハイインピーダン
ス線路１０を介して印加される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばマイクロ波帯
の高周波を増幅する機能を有する混成集積回路装置に関
するものである。

【０００２】

【従来の技術】図６は、従来の混成集積回路装置の一例
を示す等価回路図であり、この装置はＦＥＴを用いて高
周波電力を増幅することを目的とした装置である。図に
おいて、１は高周波電力が入力される入力ピン、２はマ
イクロストリップ線路とキャパシタンスもしくはマイク
ロストリップ線路とインダクタンスのいずれかの組合せ
から構成され入力ピン１とＦＥＴ３のゲートとの間に接
続された入力側整合回路、３はゲートにこの入力側整合
回路２が接続されソースが接地されたＦＥＴ、４はマイ
クロストリップ線路とキャパシタンスもしくはマイクロ
ストリップ線路とインダクタンスのいずれかの組合せか
ら構成されＦＥＴ３のドレインと出力ピン５との間に接
続された出力側整合回路、６はＦＥＴ３のゲートに所定
のバイアス電圧を印加するためのゲートバイアスピン、
７は負極側がこのゲートバイアスピン６に正極側がグラ
ンドにそれぞれ接続されたゲートバイアス電源、８，９
はこのゲートバイアスピン６とグランド間に相互に直列
に接続されたバイアス抵抗、１０はこのバイアス抵抗
８，９同士の接続点とＦＥＴ３のゲートとの間に接続さ
れたハイインピーダンス線路、１１はＦＥＴ３のドレイ
ンに所定のドレインバイアス電圧を印加するためのドレ
インバイアスピン、１２は正極側がこのドレインバイア
スピン１１に負極側がグランドにそれぞれ接続されたド
レインバイアス電源、１３はこのドレインバイアスピン
１１とＦＥＴ３のドレインとの間に接続されたハイイン
ピーダンス線路である。

【０００３】一方、図７は図６で説明した回路の一部分
の斜視図である。図において、セラミックやテフロン，
ガラスエポキシ樹脂等からなり、混成集積回路装置の回
路要素を搭載する誘電体基板１４の裏面には銅，金，銀
白金（合金）等の導体でアース電極１５が形成されてい
る。また基板１４の表面にも同様の材質で導体パターン
が形成されている。６はゲートバイアスピンで、図では
別体のものを基板１４の表面と裏面に設けるように示し
ているが、実際にはこの基板１４の表面と裏面のピンパ
ターンをスルーホールで接続するか、あるいはクリップ
リードと呼ばれる基板１４の表面と裏面を挟むクリップ
状の一体化されたピンを使用する。８，９はチップ抵抗
で構成されたバイアス抵抗である。バイアス抵抗９の一
端は、スルーホール１６を介して基板１４裏面のアース
電極１５と接続されている。また、１０は導体パターン
を略ジグザグ状にすることによりハイインピーダンスを
呈するようにしたハイインピーダンス線路である。

【０００４】次に動作について説明する。入力ピン１よ
り入力された高周波電力は、入力側整合回路２を介して
ＦＥＴ３に入力され増幅される。ＦＥＴ３で増幅された
高周波電力は出力側整合回路４を介して、出力ピン５よ
り取り出される。ゲートバイアスピン６には、外部のゲ
ートバイアス電源７より一定の電源電圧Ｅｇ（Ｖ）が印
加され、バイアス抵抗８，９で抵抗分割されたゲート電
位Ｖｇがハイインピーダンス線路１０を介してＦＥＴ３
のゲートに印加される。ここで、バイアス抵抗８，９の
それぞれの抵抗値をＲ８，Ｒ９（Ω）とすると、ＦＥＴ
３のゲート電位Ｖｇは次式で表される。 Ｖｇ＝（Ｒ９／（Ｒ８＋Ｒ９））・Ｅｇ（Ｖ） ……（１） また、ドレインバイアスピン１１には、外部のドレイン
バイアス電源１２よりＥｄ（Ｖ）が印加され、これがハ
イインピーダンス線路１３を介してＦＥＴ３のドレイン
にＶｄ（＝Ｅｄ）が印加される。

【０００５】外部のゲートバイアス電源７の電圧は一般
に一定値Ｅｇ（Ｖ）である。ＦＥＴ増幅回路の動作クラ
スは、ＦＥＴ３のゲートに印加されるゲート電位Ｖｇ
（Ｖ）で決定されるが、Ｖｇ（Ｖ）は式（１）のように
バイアス抵抗８，９の抵抗値Ｒ８（Ω），Ｒ９（Ω）に
よって決定される。ところで、ゲート電位Ｖｇ（Ｖ）は
ＦＥＴの動作クラスを決定するだけではなく、Ｓパラメ
ータのうち特にＳ11の値を大きく左右する。

【０００６】図８は、図６において入力ピン１より入力
整合回路２方向をみた場合のＳパラメーターをスミスチ
ャート上に示したものである。ゲート電位がある値Ｖｇ
0 のときには、周波数ｆ0 で整合がとれているが、ゲー
ト電位が別の値Ｖｇ1 ではＦＥＴ３のＳ11が変化するた
め周波数ｆ1 で整合がとれていることを示す。

【０００７】図９はＶｇ＝Ｖｇ0 ，Ｖｇ＝Ｖｇ1 におけ
るゲインの周波数特性を示している。このようにＶｇの
値が異なると周波数特性は異なるものとなる。

【０００８】

【発明が解決しようとする課題】従来の混成集積回路装
置は以上のように構成されているので、外部のゲートバ
イアス電源７の電圧がある値Ｅｇ（Ｖ）に定められる
と、バイアス抵抗Ｒ８，Ｒ９の値によりゲート電位Ｖｇ
はある一つの値のみをとり、固定されてしまう。従っ
て、たとえばその値がＶｇ0 （Ｖ）であれば、図９のよ
うに周波数ｆ0 においては高ゲインであるが、他の周波
数であるｆ1 におけるゲインは低くなるという問題があ
った。

【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、外部のゲートバイアス電源の
電圧はある値Ｅｇ（Ｖ）一定のままで、ゲート電位Ｖｇ
を容易に可変できるようにし、その周波数特性を容易に
変更することのできる混成集積回路装置を得ることを目
的としている。

【００１０】

【課題を解決するための手段】この発明に係る混成集積
回路装置は、ＦＥＴのゲート１つに対して、複数のゲー
トバイアスピンを設けるとともに、この複数のゲートバ
イアスピンとＦＥＴのゲートとの間にその値が相異なる
複数のバイアス抵抗を設けるように構成したものであ
る。

【００１１】また、この発明に係る混成集積回路装置
は、混成集積回路装置の基板に設けた穴にバイアス抵抗
を構成するチップ部品を埋め込むように構成したもので
ある。

【００１２】また、この発明に係る混成集積回路装置
は、ＦＥＴのゲート１つに対して、複数設けるゲートバ
イアスピンをその値が相異なる抵抗体で形成したものを
用いるようにしたものである。

【００１３】さらに、この発明に係る混成集積回路装置
は、ＦＥＴのゲート１つに対して、１つのゲートバイア
スピンを設けるとともに、このゲートバイアスピンとＦ
ＥＴのゲートとの間にその値を連続的に可変できる可変
抵抗器を設けるように構成したものである。

【００１４】

【作用】この発明においては、上述のように構成されて
いるので、高周波電力を増幅する場合、外部ゲートバイ
アス電源電圧が一定であっても、ゲートバイアスピンの
いずれに電圧を印加するかを選択することで、それぞれ
に値の異なるバイアス抵抗が接続されているため、ゲー
トの電位を可変できる。これにより、増幅動作の周波数
特性を変えることができる。

【００１５】また、この発明においては、バイアス抵抗
を構成するチップ部品を基板に設けた穴に埋め込むこと
により構成したので、装置の小型化が可能となる。

【００１６】また、この発明においては、ゲートバイア
スピンを抵抗体で形成したものを用いるようにしたの
で、基板上に抵抗を設ける必要がなくなり、その分基板
上のスペースを有効利用できる。

【００１７】さらに、この発明においては、可変抵抗器
をバイアス抵抗として用いるようにしたので、周波数特
性の変更が無段階で可能となる。

【００１８】

【実施例】実施例１．図１はこの発明の一実施例による
混成集積回路装置を示す等価回路図である。図におい
て、１は高周波電力が入力される入力ピン、２はマイク
ロストリップ線路とキャパシタンスもしくはマイクロス
トリップ線路とインダクタンスのいずれかの組合せから
構成され入力ピン１とＦＥＴ３のゲートとの間に接続さ
れた入力側整合回路、３はゲートにこの入力側整合回路
２が接続されソースが接地されたＦＥＴ、４はマイクロ
ストリップ線路とキャパシタンスもしくはマイクロスト
リップ線路とインダクタンスのいずれかの組合せから構
成されＦＥＴ３のドレインと出力ピン５との間に接続さ
れた出力側整合回路、６ａ，６ｂはＦＥＴ３のゲートに
所定のバイアス電圧を印加するためのゲートバイアスピ
ン、１８はメカニカルスイッチやトランジスタ等で構成
されこのゲートバイアスピン６ａ，６ｂを択一的に選択
するスイッチであり、ゲートバイアスピン６ａもしくは
６ｂの一方を選択することによりＦＥＴ３のゲート電位
Ｖｇを容易に変えることができる。７はその負極側がこ
のスイッチ１８の共通端子側に接続されその正極側がグ
ランドに接続されたゲートバイアス電源、８ａ，８ｂは
ゲートバイアスピン６ａ，６ｂにそれぞれ対応して接続
されたバイアス抵抗であり、その値はそれぞれＲ８ａ，
Ｒ８ｂ（Ω）（但し、Ｒ８ａ≠Ｒ８ｂとする）である。
９はこのバイアス抵抗８ａ，８ｂのゲートバイアスピン
６ａ，６ｂとは反対側の互いに共通に接続された端子と
グランドの間に接続されたバイアス抵抗、１０はこのバ
イアス抵抗８ａ，８ｂおよび９の接続点とＦＥＴ３のゲ
ートとの間に接続されたハイインピーダンス線路、１１
はＦＥＴ３のドレインに所定のドレインバイアス電圧を
印加するためのドレインバイアスピン、１２は正極側が
このドレインバイアスピン１１に負極側がグランドにそ
れぞれ接続されたドレインバイアス電源、１３はこのド
レインバイアスピン１１とＦＥＴ３のドレインとの間に
接続されたハイインピーダンス線路である。

【００１９】図２は図１の回路の一部分の斜視図であ
る。図において、セラミックやテフロン，ガラスエポキ
シ樹脂等からなり、混成集積回路装置の回路要素を搭載
する誘電体基板１４の裏面には銅，金，銀白金（合金）
等の導体でアース電極１５が形成されている。また基板
１４の表面にも同様の材質で導体パターンが形成されて
いる。６ａ，６ｂはゲートバイアスピンで、図では別体
のものを基板１４の表面と裏面に設けるように示してい
るが、実際にはこの基板１４の表面と裏面のピンパター
ンをスルーホールで接続するか、あるいはクリップリー
ドと呼ばれる基板１４の表面と裏面を挟むクリップ状の
一体化されたピンを使用する。８ａ，８ｂおよび９はチ
ップ抵抗で構成されたバイアス抵抗である。バイアス抵
抗９の一端は、スルーホール１６を介して基板１４裏面
のアース電極２と接続されている。また、１０は導体パ
ターンを略ジグザグ状にすることによりハイインピーダ
ンスを呈するようにしたハイインピーダンス線路であ
る。

【００２０】次に動作について説明する。入力ピン１よ
り入力された高周波電力は、入力側整合回路２を介して
ＦＥＴ３に入力され増幅される。ＦＥＴ３で増幅された
高周波電力は出力側整合回路４を介して、出力ピン５よ
り取り出される。ゲートバイアスピン６ａおよび６ｂの
いずれか一方には、外部のゲートバイアス電源７よりス
イッチ１８を介して一定の電源電圧Ｅｇ（Ｖ）が印加さ
れ、バイアス抵抗８ａ，９または８ｂ，９のいずれか一
方の抵抗分割で分割されたゲート電位Ｖｇがハイインピ
ーダンス線路１０を介してＦＥＴ３のゲートに印加され
る。ここで、バイアス抵抗８ａ，９のそれぞれの抵抗値
をＲ８ａ，Ｒ９（Ω）とすると、ＦＥＴ３のゲート電位
Ｖｇは次式で表される。 Ｖｇ＝（Ｒ９／（Ｒ８ａ＋Ｒ９））・Ｅｇ（Ｖ） ……（２） また、バイアス抵抗８ｂ，９のそれぞれの抵抗値をＲ８
ｂ，Ｒ９（Ω）とすると、ＦＥＴ３のゲート電位Ｖｇは
次式で表される。 Ｖｇ＝（Ｒ９／（Ｒ８ｂ＋Ｒ９））・Ｅｇ（Ｖ） ……（３） また、ドレインバイアスピン１１には、外部のドレイン
バイアス電源１２よりＥｄ（Ｖ）が印加され、これがハ
イインピーダンス線路１３を介してＦＥＴ３のドレイン
にＶｄ（＝Ｅｄ）が印加される。

【００２１】外部のゲートバイアス電源７の電圧は一般
に一定値Ｅｇ（Ｖ）である。ＦＥＴ増幅回路の動作クラ
スは、ＦＥＴ３のゲートに印加されるゲート電位Ｖｇ
（Ｖ）で決定されるが、Ｖｇ（Ｖ）は式（２）のように
バイアス抵抗８ａ，９の抵抗値Ｒ８ａ（Ω），Ｒ９
（Ω）または式（３）のようにバイアス抵抗８ｂ，９の
抵抗値Ｒ８ｂ（Ω），Ｒ９（Ω）のいずれか一方によっ
て決定される。ところで、ゲート電位Ｖｇ（Ｖ）はＦＥ
Ｔの動作クラスを決定するだけではなく、Ｓパラメータ
のうち特にＳ11の値を大きく左右する。

【００２２】図８は、図６において入力ピン１より入力
整合回路方向をみた場合のＳパラメーターをスミスチャ
ート上に示したものである。ゲート電位がある値Ｖｇ0
のときには、周波数ｆ0 で整合がとれているが、ゲート
電位が別の値Ｖｇ1 ではＦＥＴ３のＳ11が変化するため
周波数ｆ1 で整合がとれていることを示す。

【００２３】前記のように構成された混成集積回路にお
いては、ゲートバイアスピンを２本有し、それぞれに異
なる値の抵抗が接続されているため、スイッチを操作し
ていずれのバイアスピンを選択するかでゲートバイアス
電位Ｖｇを容易に変えることができる。これにより、Ｆ
ＥＴ３のＳパラメータＳ11を変えられ、増幅回路の周波
数特性を容易に変えることができる。

【００２４】なお、上記実施例ではゲートバイアスピン
を２本設ける場合について示したが、ゲートバイアスピ
ンを３本以上設け、そのそれぞれに相異なる値のバイア
ス抵抗を設けるとともに、スイッチでそのバイアス抵抗
を択一的に選択するようにしてもよく、これによりその
周波数特性の変化をより細かいステップで実行すること
が可能となる。

【００２５】実施例２．なお、上記実施例１では、バイ
アス抵抗８ａ，８ｂは図２のように誘電体基板の表面に
実装したが、図３に示すように誘電体基板１４にその表
面から裏面に貫通する穴を設け、この穴の中にバイアス
抵抗８ａ，８ｂを埋め込むように構成してもよく、この
ように構成にすることによっても、上記実施例１と同様
の動作を期待できる。

【００２６】この図３に示す本発明の第２の実施例で
は、初めからその表面から裏面にかけて貫通する穴を有
するように「型」を用いて形成された誘電体基板に、チ
ップ抵抗をこの貫通孔内によ縦方向に埋め込むようにし
たので、チップ抵抗を搭載するために使用されるスペー
スを縮小でき、装置の小型化をはかることができる。ま
た、不要な部品搭載パターン面積を狭くすることがで
き、それにともなう容量やインダクタンス成分を除去で
きる。これにより高周波特性の向上も期待できる。

【００２７】実施例３．また、図４は、ゲートバイアス
ピン６ａ，６ｂを抵抗体で形成した場合の実施例を示
す。この図４に示す本発明の第３の実施例では、これに
よりゲートバイアスピン６ａ，６ｂがバイアス抵抗を兼
ねるので、実施例１と同様の動作を期待できるととも
に、チップ抵抗が不要となり、チップ抵抗を搭載するた
めに使用されるスペースを縮小でき、装置の小型化をは
かることができる。また、不要な部品搭載パターン面積
を狭くすることができ、それにともなう容量やインダク
タンス成分を除去できる。これにより高周波特性の向上
も期待できる。

【００２８】実施例４．さらに、図５は、ゲートバイア
スピン６を単数にし、装置内に可変抵抗器８を備えた構
成にした場合の実施例を示す。この本発明の第４の実施
例を示す図５において、１は高周波電力が入力される入
力ピン、２はマイクロストリップ線路とキャパシタンス
もしくはマイクロストリップ線路とインダクタンスのい
ずれかの組合せから構成され入力ピン１とＦＥＴ３のゲ
ートとの間に接続された入力側整合回路、３はゲートに
この入力側整合回路２が接続されソースが接地されたＦ
ＥＴ、４はマイクロストリップ線路とキャパシタンスも
しくはマイクロストリップ線路とインダクタンスのいず
れかの組合せから構成されＦＥＴ３のドレインと出力ピ
ン５との間に接続された出力側整合回路、６はＦＥＴ３
のゲートに所定のバイアス電圧を印加するためのゲート
バイアスピン、７は負極側がこのゲートバイアスピン６
に正極側がグランドにそれぞれ接続されたゲートバイア
ス電源、１０８，９はこのゲートバイアスピン６とグラ
ンド間に相互に直列に接続されたバイアス抵抗であり、
１０８は可変抵抗器、９は固定抵抗器で構成されてい
る。１０はこのバイアス抵抗１０８，９同士の接続点と
ＦＥＴ３のゲートとの間に接続されたハイインピーダン
ス線路、１１はＦＥＴ３のドレインに所定のドレインバ
イアス電圧を印加するためのドレインバイアスピン、１
２は正極側がこのドレインバイアスピン１１に負極側が
グランドにそれぞれ接続されたドレインバイアス電源、
１３はこのドレインバイアスピン１１とＦＥＴ３のドレ
インとの間に接続されたハイインピーダンス線路であ
る。

【００２９】次に動作について説明する。入力ピン１よ
り入力された高周波電力は、入力側整合回路２を介して
ＦＥＴ３に入力され増幅される。ＦＥＴ３で増幅された
高周波電力は出力側整合回路４を介して、出力ピン５よ
り取り出される。ゲートバイアスピン６には、外部のゲ
ートバイアス電源７より一定の電源電圧Ｅｇ（Ｖ）が印
加され、バイアス抵抗１０８，９で抵抗分割されたゲー
ト電位Ｖｇがハイインピーダンス線路１０を介してＦＥ
Ｔ３のゲートに印加される。ここで、バイアス抵抗１０
８，９のそれぞれの抵抗値をＲ１０８，Ｒ９（Ω）とす
ると、ＦＥＴ３のゲート電位Ｖｇは次式で表される。 Ｖｇ＝（Ｒ９／（Ｒ１０８＋Ｒ９））・Ｅｇ（Ｖ） ……（４） また、ドレインバイアスピン１１には、外部のドレイン
バイアス電源１２よりＥｄ（Ｖ）が印加され、これがハ
イインピーダンス線路１３を介してＦＥＴ３のドレイン
にＶｄ（＝Ｅｄ）が印加される。

【００３０】外部のゲートバイアス電源７の電圧は一般
に一定値Ｅｇ（Ｖ）である。ＦＥＴ増幅回路の動作クラ
スは、ＦＥＴ３のゲートに印加されるゲート電位Ｖｇ
（Ｖ）で決定されるが、Ｖｇ（Ｖ）は式（４）のように
バイアス抵抗１０８，９の抵抗値Ｒ１０８（Ω），Ｒ９
（Ω）によって決定される。ところで、ゲート電位Ｖｇ
（Ｖ）はＦＥＴの動作クラスを決定するだけではなく、
Ｓパラメータのうち特にＳ11の値を大きく左右する。

【００３１】図８は、図６において入力ピン１より入力
整合回路方向をみた場合のＳパラメーターをスミスチャ
ート上に示したものである。ゲート電位がある値Ｖｇ0
のときには、周波数ｆ0 で整合がとれているが、ゲート
電位が別の値Ｖｇ1 ではＦＥＴ３のＳ11が変化するため
周波数ｆ1 で整合がとれていることを示す。

【００３２】図９ではＶｇ＝Ｖｇ0 ，Ｖｇ＝Ｖｇ1 にお
けるゲインの周波数特性を示している。このようにＶｇ
の値が異なると周波数特性は異なるものとなる。

【００３３】ところで、本実施例では可変抵抗器１０８
により、ゲート電位Ｖｇを連続的に変えることができる
ので、これにより実施例１と同様の周波数特性の変化を
無段階で容易に変更することが可能である。

【００３４】

【発明の効果】以上のように、この発明に係る混成集積
回路装置によれば、ＦＥＴのゲート１つに対して、複数
のゲートバイアスピンを設けるとともに、この複数のゲ
ートバイアスピンと上記ＦＥＴのゲートとの間にその値
が相異なる複数のバイアス抵抗を設けるようにしたの
で、外部ゲートバイアス電源電圧が一定であっても、ゲ
ートバイアスピンのいずれに電圧を印加するかを選択す
ることで、ゲートの電位を可変でき、これにより、増幅
動作の周波数特性を変えることができる効果がある。

【００３５】また、この発明に係る混成集積回路装置に
よれば、バイアス抵抗を構成するチップ部品を基板に設
けた穴に埋め込むことにより装置を構成するようにした
ので、装置の小型化と高周波特性の改善が可能となる効
果がある。

【００３６】また、この発明に係る混成集積回路装置に
よれば、ＦＥＴのゲート１つに対して複数設けるゲート
バイアスピンをその値が相異なる抵抗体で形成したもの
を用いるようにしたので、基板上に抵抗を設ける必要が
なくなり、その分基板上のスペースを有効利用できると
いう効果がある。

【００３７】さらに、この発明に係る混成集積回路装置
によれば、ＦＥＴのゲート１つに対して、１つのゲート
バイアスピンを設けるとともに、このゲートバイアスピ
ンとＦＥＴのゲートとの間にその値を連続的に可変でき
る可変抵抗器を設けるようにしたので、周波数特性の変
更が無段階で可能となるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による混成集積回路装置を
示す回路図である。

【図２】この発明の一実施例の一部分の斜視図である。

【図３】この発明の第２の実施例の一部分の斜視図であ
る。

【図４】この発明の第３の実施例の一部分の斜視図であ
る。

【図５】この発明の第４の実施例を示す回路図である。

【図６】従来の混成集積回路装置を示す回路図である。

【図７】従来の混成集積回路装置の一部分の斜視図であ
る。

【図８】ＦＥＴのパラメータＳ11を示すスミスチャート
の図である。

【図９】従来の混成集積回路装置の周波数特性図であ
る。

【符号の説明】

６ ゲートバイアスピン ６ａ ゲートバイアスピン ６ｂ ゲートバイアスピン ８ バイアス抵抗 ８ａ バイアス抵抗 ８ｂ バイアス抵抗 ９ バイアス抵抗 １４ 誘電体 １６ スルーホール １０８ 可変抵抗器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号を増幅するＦＥＴを有する混成
   集積回路装置において、 上記ＦＥＴのゲート１つに対して複数設けられそのいず
   れかからゲートバイアスを供給するための複数のゲート
   バイアスピンと、 互いに異なる抵抗値を有し上記ＦＥＴのゲートと上記複
   数のゲートバイアスピンとの間に設けられた複数のバイ
   アス抵抗とを備えたことを特徴とする混成集積回路装
   置。
2. 【請求項２】 請求項１記載の混成集積回路装置におい
   て、 本混成集積回路装置の回路要素を搭載する基板に穴を設
   け、 当該基板の穴に上記バイアス抵抗を構成する部品を埋め
   込んで構成したことを特徴とする混成集積回路装置。
3. 【請求項３】 入力信号を増幅するＦＥＴを有する混成
   集積回路装置において、 上記ＦＥＴのゲート１つに対して複数設けられるととも
   に互いに相異なる抵抗値を有する抵抗体から構成され、
   そのいずれかからゲートバイアスを供給するための複数
   のゲートバイアスピンを備えたことを特徴とする混成集
   積回路装置。
4. 【請求項４】 入力信号を増幅するＦＥＴを有する混成
   集積回路装置において、 上記ＦＥＴのゲート１つに対して設けられたゲートバイ
   アスを供給するための１つのゲートバイアスピンと、 上記ＦＥＴのゲートと上記ゲートバイアスピンとの間に
   設けられた可変抵抗器とを備えたことを特徴とする混成
   集積回路装置。