JPH0626219B2 - イオン注入方法 - Google Patents
イオン注入方法Info
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- JPH0626219B2 JPH0626219B2 JP62279679A JP27967987A JPH0626219B2 JP H0626219 B2 JPH0626219 B2 JP H0626219B2 JP 62279679 A JP62279679 A JP 62279679A JP 27967987 A JP27967987 A JP 27967987A JP H0626219 B2 JPH0626219 B2 JP H0626219B2
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- JP
- Japan
- Prior art keywords
- ion implantation
- blocking film
- gate electrode
- film
- conductivity
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
- H10P30/212—Through-implantation
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- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は物質の中にイオン化された粒子を注入する方法
に関し、特に絶縁ゲート形電界効果半導体装置の製造に
適した半導体基板中への不純物イオン注入方法に関する
ものである。
に関し、特に絶縁ゲート形電界効果半導体装置の製造に
適した半導体基板中への不純物イオン注入方法に関する
ものである。
＜従来の技術＞ 半導体集積回路の微細化に伴って、半導体結晶内に一定
の不純物原子を導入するイオン注入法は極めて重要なプ
ロセス技術となり、超ＬＳＩを製造する上でなくてはな
らない重要な技術となってきた。特にゲート酸化膜にサ
イドウォールを形成しＬＤＤ（lightly doped drain）
構造を形成する工程では必要不可欠のものであり、一般
に広く用いられている。
の不純物原子を導入するイオン注入法は極めて重要なプ
ロセス技術となり、超ＬＳＩを製造する上でなくてはな
らない重要な技術となってきた。特にゲート酸化膜にサ
イドウォールを形成しＬＤＤ（lightly doped drain）
構造を形成する工程では必要不可欠のものであり、一般
に広く用いられている。
第３図(a)〜(h)は一般のＬＤＤ構造を備えたMOSトラン
ジスタの製造工程を示す要部断面図である。
ジスタの製造工程を示す要部断面図である。
(a)ＭＯＳトランジスタの一般的製造方法を用いてＰ型
シリコン基板４１上に熱酸化によるゲート酸化膜４２を
形成し、更に該ゲート酸化膜４２上にゲート電極膜４３
を形成したのちホトレジストを全面塗布し、所定のホト
リソグラフィ技術によりゲート電極形成用ホトレジスト
パターン４４を形成する。
シリコン基板４１上に熱酸化によるゲート酸化膜４２を
形成し、更に該ゲート酸化膜４２上にゲート電極膜４３
を形成したのちホトレジストを全面塗布し、所定のホト
リソグラフィ技術によりゲート電極形成用ホトレジスト
パターン４４を形成する。
(b)前記ホトレジストパターン４４をマスクとしてゲー
ト電極膜４３及びゲート酸化膜４２をエッチングする。
ト電極膜４３及びゲート酸化膜４２をエッチングする。
(c)ホトレジストパターン４４を除去し、ゲート電極４
５およびゲート酸化膜４２をマスクにしてＰ型シリコン
基板４１にＬＤＤ構造の低濃度領域形成のための31Ｐ+
イオン（図中に△印で表わす）を注入する。
５およびゲート酸化膜４２をマスクにしてＰ型シリコン
基板４１にＬＤＤ構造の低濃度領域形成のための31Ｐ+
イオン（図中に△印で表わす）を注入する。
(d)全面に絶縁膜４６を形成する。
(e)次に該絶縁膜４６に異方性エッチングを行なってゲ
ート電極４５にサイドウォール４７を形成する。
ート電極４５にサイドウォール４７を形成する。
(f)この状態で高濃度領域形成のための75Ａs +イオン
（図に×印で表わす）注入を行なう。
（図に×印で表わす）注入を行なう。
(g)続いて基板４１を加熱アニールすることにより不純
物低濃度領域（ｎ-部48）及び不純物高濃度領域（ｎ+部
49）を形成して、LDD構造をもつデバイスを作成するこ
とが可能ととなる。
物低濃度領域（ｎ-部48）及び不純物高濃度領域（ｎ+部
49）を形成して、LDD構造をもつデバイスを作成するこ
とが可能ととなる。
＜発明が解決しようとする問題点＞ しかし、この従来のイオン注入方法によるLDD構造のた
めの不純物領域形成には、第３図(h)に表すようにイオ
ン注入と注入マスクとして用いる阻止膜エッヂの下に欠
陥が集中する。即ち、ＴＥＭによる断面観察によれば、
欠陥が基板内深くに発生した場合その後の熱処理による
アニールでも欠陥が回復せず、リーク電流が発生するな
どの欠点が生じてデバイスとして機能しなくなるという
問題点がある。
めの不純物領域形成には、第３図(h)に表すようにイオ
ン注入と注入マスクとして用いる阻止膜エッヂの下に欠
陥が集中する。即ち、ＴＥＭによる断面観察によれば、
欠陥が基板内深くに発生した場合その後の熱処理による
アニールでも欠陥が回復せず、リーク電流が発生するな
どの欠点が生じてデバイスとして機能しなくなるという
問題点がある。
上記のような阻止膜エッヂの下に欠陥の集中が起こる原
因については現在のところ明確な解答は得られていない
が、大きな要因として次の２点が考えられる。
因については現在のところ明確な解答は得られていない
が、大きな要因として次の２点が考えられる。
１つは、ＬＤＤ構造ではゲート電極の側壁に阻止膜があ
るため、この側壁阻止膜などが持つ応力がソース及びド
レイン側のエッヂ部分に集中して欠陥を誘発するのでは
ないかという考えである。
るため、この側壁阻止膜などが持つ応力がソース及びド
レイン側のエッヂ部分に集中して欠陥を誘発するのでは
ないかという考えである。
もう１つは、イオン注入により発生する結晶欠陥の分布
がソースとドレイン側のエッヂ部分で複合する。つまり
第４図に示すように側壁酸化膜(サイドウォール)をマス
クとしてイオン注入（図(a)参照）するとその注入分布
はガウス分布に近似できる。図(a)において破線A−A′
は通常のイオン注入部の注入層を選んだものであり、そ
の断面部の深さ方向に対する不純物プロファイルのモデ
ルを図(b)に示す。
がソースとドレイン側のエッヂ部分で複合する。つまり
第４図に示すように側壁酸化膜(サイドウォール)をマス
クとしてイオン注入（図(a)参照）するとその注入分布
はガウス分布に近似できる。図(a)において破線A−A′
は通常のイオン注入部の注入層を選んだものであり、そ
の断面部の深さ方向に対する不純物プロファイルのモデ
ルを図(b)に示す。
次いで、B−B′はイオン注入阻止膜エッヂ部分直下のイ
オン注入層を選んだものであり、その断面部の深さ方向
に対する不純物プロファイルのモデルを示したのが図
(c)である。
オン注入層を選んだものであり、その断面部の深さ方向
に対する不純物プロファイルのモデルを示したのが図
(c)である。
同様にしてC−C′はB−B′よりもイオン注入阻止膜の内
側に入り込んだイオン注入層を選んだものであり、その
断面部の深さ方向に対する不純物プロファイルのモデル
を図(d)に示した。
側に入り込んだイオン注入層を選んだものであり、その
断面部の深さ方向に対する不純物プロファイルのモデル
を図(d)に示した。
第４図に於てA−A′面の断面を見た不純物プロファイル
は図(b)で示すような半導体基板表面から数百又は数千
Å程度のところにそのピークを持ち基板内部に向かうに
従ってなだらかな濃度勾配をもつモデルにて近似出来る
ものと考えられる。A−A′面の断面分布を見ると、図
(b)のような分布で半導体基板内に不純物が注入された
ことになる。図(b)で結晶欠陥Ｉと示したものは、イオ
ン注入では加速されたイオンが結晶原子や電子との衝突
によりエネルギーを失ない静止するのでその付近はもっ
とも結晶がみだされた状態になっており、かつ固溶しえ
ない不純物が多数存在しその後の熱処理によっても非常
に回復しにくいと思われる結晶欠陥が発生する領域であ
る。結晶欠陥IIと示したものは、半導体基板と非晶質の
界面近傍でありイオン注入時のダメージによってできた
半導体基板のひずみや不整合な部分が核となってその後
のアニールにより転位などの大きな結晶欠陥が発生する
と考えられる領域である。また、この領域はソース・ド
レイン形成のため高濃度のイオン（1015／cm2以上）を
注入した時、連続的な非晶質層にいたらない点欠陥と島
状の非晶質が共存すると思われる濃度域であり、一般に
その後の熱処理によって回復しにくいといわれる結晶欠
陥が発生しているものと思われる。
は図(b)で示すような半導体基板表面から数百又は数千
Å程度のところにそのピークを持ち基板内部に向かうに
従ってなだらかな濃度勾配をもつモデルにて近似出来る
ものと考えられる。A−A′面の断面分布を見ると、図
(b)のような分布で半導体基板内に不純物が注入された
ことになる。図(b)で結晶欠陥Ｉと示したものは、イオ
ン注入では加速されたイオンが結晶原子や電子との衝突
によりエネルギーを失ない静止するのでその付近はもっ
とも結晶がみだされた状態になっており、かつ固溶しえ
ない不純物が多数存在しその後の熱処理によっても非常
に回復しにくいと思われる結晶欠陥が発生する領域であ
る。結晶欠陥IIと示したものは、半導体基板と非晶質の
界面近傍でありイオン注入時のダメージによってできた
半導体基板のひずみや不整合な部分が核となってその後
のアニールにより転位などの大きな結晶欠陥が発生する
と考えられる領域である。また、この領域はソース・ド
レイン形成のため高濃度のイオン（1015／cm2以上）を
注入した時、連続的な非晶質層にいたらない点欠陥と島
状の非晶質が共存すると思われる濃度域であり、一般に
その後の熱処理によって回復しにくいといわれる結晶欠
陥が発生しているものと思われる。
これらの結晶欠陥が発生することは、発明者らの実験に
よる断面ＴＥＭ観察により、イオン注入不純物投影飛程
の位置（結晶欠陥Ｉ５０）とその約２倍程度の位置（結
晶欠陥II５１）に発生することが認められている。（第
３図(h)参照） 同図(c)及び(d)は、先に詳しく説明したように阻止膜エ
ッヂの下のイオン注入分布状態を考えるためB−B′面の
イオン注入分布とC−C′面のイオン注入分布とを非常に
簡単な（実際には、イオンビームの形状、ビーム密度、
ドーズレート効果、ＲＥＤほか数多くのことを考慮しな
ければならないがここでは考えないものとする。）モデ
ルで表わしたものである。(c)図から判るように阻止膜
エッヂ下の分布（B−B′断面での注入分布）で結晶欠陥
ＩとIIは(b)図の通常のイオン注入部の分布（A−A′断
面での注入分布）よりも近接してきており、(d)図（C−
C′断面上での分布）では重なり合うまでに隣接するこ
とが判る。このことから鑑みてイオン注入によって発生
する結晶欠陥が阻止膜のソースあるいはドレイン側のエ
ッヂ部分直下の半導体基板結晶内で複合しているのでは
ないかと考えられる。
よる断面ＴＥＭ観察により、イオン注入不純物投影飛程
の位置（結晶欠陥Ｉ５０）とその約２倍程度の位置（結
晶欠陥II５１）に発生することが認められている。（第
３図(h)参照） 同図(c)及び(d)は、先に詳しく説明したように阻止膜エ
ッヂの下のイオン注入分布状態を考えるためB−B′面の
イオン注入分布とC−C′面のイオン注入分布とを非常に
簡単な（実際には、イオンビームの形状、ビーム密度、
ドーズレート効果、ＲＥＤほか数多くのことを考慮しな
ければならないがここでは考えないものとする。）モデ
ルで表わしたものである。(c)図から判るように阻止膜
エッヂ下の分布（B−B′断面での注入分布）で結晶欠陥
ＩとIIは(b)図の通常のイオン注入部の分布（A−A′断
面での注入分布）よりも近接してきており、(d)図（C−
C′断面上での分布）では重なり合うまでに隣接するこ
とが判る。このことから鑑みてイオン注入によって発生
する結晶欠陥が阻止膜のソースあるいはドレイン側のエ
ッヂ部分直下の半導体基板結晶内で複合しているのでは
ないかと考えられる。
以上説明した２点がイオン注入阻止膜エッヂの下の半導
体基板内にその後の熱処理により回復しえない結晶欠陥
が発生する大きな要因と考えられるが、イオン注入を行
なわない半導体基板にはサイドウォールエッヂの下の部
分に欠陥が発生しない（見いだせない）ことが発明者ら
によって確認されている。
体基板内にその後の熱処理により回復しえない結晶欠陥
が発生する大きな要因と考えられるが、イオン注入を行
なわない半導体基板にはサイドウォールエッヂの下の部
分に欠陥が発生しない（見いだせない）ことが発明者ら
によって確認されている。
かかる事由から鑑みて、イオン注入による注入時損傷、
もしくは該注入損傷と側壁阻止膜応力との相乗作用によ
り阻止膜エッヂの下の部分に欠陥が発生するものと考え
られる。
もしくは該注入損傷と側壁阻止膜応力との相乗作用によ
り阻止膜エッヂの下の部分に欠陥が発生するものと考え
られる。
よって本発明は該阻止膜エッヂの下の部分に結晶欠陥を
発生させる主原因と見られるイオン注入方法の改良にか
かわるものであり、阻止膜エッヂの下の部分に注入損傷
が集中しないイオン注入方法を提供することを目的とす
る。
発生させる主原因と見られるイオン注入方法の改良にか
かわるものであり、阻止膜エッヂの下の部分に注入損傷
が集中しないイオン注入方法を提供することを目的とす
る。
＜問題点を解決するための手段＞ 本発明は上記問題点を解決するためになされたものであ
り、被イオン注入物体上にイオン注入遮蔽マスクとなる
阻止膜を該阻止膜のエッヂ部分がなだらかなテーパ状に
なるよう形成してその上からイオン注入する方法を提供
するものである。
り、被イオン注入物体上にイオン注入遮蔽マスクとなる
阻止膜を該阻止膜のエッヂ部分がなだらかなテーパ状に
なるよう形成してその上からイオン注入する方法を提供
するものである。
＜作 用＞ 上述の如く、エッヂ部分がなだらかなテーパ状になるよ
う形成された阻止膜をマスクとしてイオン注入すること
により、該阻止膜エッヂの下の部分にイオン注入による
損傷が集中することを抑制し、その後のアニール工程に
よっても回復しえない結晶欠陥が発生することを防止で
きるという作用がある。
う形成された阻止膜をマスクとしてイオン注入すること
により、該阻止膜エッヂの下の部分にイオン注入による
損傷が集中することを抑制し、その後のアニール工程に
よっても回復しえない結晶欠陥が発生することを防止で
きるという作用がある。
＜実施例＞ 以下、この発明の実施例を第１図(a)〜(h)を参照しなが
ら説明する。同図(a)〜(h)はＮチャネル型ＭＯＳトラン
ジスタのソース及びドレインを形成する際に本発明を適
用した場合の実施例を製造工程にそって図示したもので
ある。
ら説明する。同図(a)〜(h)はＮチャネル型ＭＯＳトラン
ジスタのソース及びドレインを形成する際に本発明を適
用した場合の実施例を製造工程にそって図示したもので
ある。
(a)ＭＯＳトランジスタの一般的製造方法を用いてＰ型
シリコン基板１にゲート酸化膜２を熱酸化等により形成
しゲート電極３を生成する。次に、ホトレジスト４を全
面塗布し、ホトリソグラフィ技術によりゲート電極形成
パターンをホトレジスト４に転写する。
シリコン基板１にゲート酸化膜２を熱酸化等により形成
しゲート電極３を生成する。次に、ホトレジスト４を全
面塗布し、ホトリソグラフィ技術によりゲート電極形成
パターンをホトレジスト４に転写する。
(b)該ホトレジスト４をマスクとしてゲート電極３とゲ
ート酸化膜２を順次エッチングする。
ート酸化膜２を順次エッチングする。
(c)ホトレジストパターンを除去した後、前記ゲート電
極３およびゲート酸化膜２をマスクにしてＰ型シリコン
基板１にＬＤＤ構造の低濃度領域形成のために31Ｐ＋イ
オン（図中△印）注入を行なう。
極３およびゲート酸化膜２をマスクにしてＰ型シリコン
基板１にＬＤＤ構造の低濃度領域形成のために31Ｐ＋イ
オン（図中△印）注入を行なう。
(d)その後、酸化雰囲気中での熱処理を行なってSiO2膜
(I)５を全面に形成する。
(I)５を全面に形成する。
(e)次にLPCVD等によりエッチングレートが前記SiO2膜
(I)５より大きいSiO2膜(II)６を堆積させる。
(I)５より大きいSiO2膜(II)６を堆積させる。
(f)この状態で異方性の強いSiO2エッチングを行なう
と、SiO2(I)５に比べてSiO2(II)６の方のエッチングレ
ートが大きいため、形成されるサイドウォールのエッヂ
部分はSiO2膜(I)５が露出し、ゲート電極３にはSiO2(I)
５によるサイドウォール７と、SiO2(II)６によるサイド
ウォール８といった二段の比較的なだらかな形状のサイ
ドウォールが形成される。ここでサイドウォールの形状
がある程度できればＨＦ液等の等方性ウェットエッチン
グを行なってもよく、等方性エッチングを行なえばサイ
ドウォールの形状はよりなだらかとなるように形成する
ことが出来る。前記のように形成されたSiO2阻止膜をマ
スク又は注入前酸化膜として高濃度75As＋注入を行な
う。
と、SiO2(I)５に比べてSiO2(II)６の方のエッチングレ
ートが大きいため、形成されるサイドウォールのエッヂ
部分はSiO2膜(I)５が露出し、ゲート電極３にはSiO2(I)
５によるサイドウォール７と、SiO2(II)６によるサイド
ウォール８といった二段の比較的なだらかな形状のサイ
ドウォールが形成される。ここでサイドウォールの形状
がある程度できればＨＦ液等の等方性ウェットエッチン
グを行なってもよく、等方性エッチングを行なえばサイ
ドウォールの形状はよりなだらかとなるように形成する
ことが出来る。前記のように形成されたSiO2阻止膜をマ
スク又は注入前酸化膜として高濃度75As＋注入を行な
う。
(g)その後、熱処理によるイオン注入層のアニールを行
ないＬＤＤ構造をもつソース及びドレインを形成するこ
とができる。
ないＬＤＤ構造をもつソース及びドレインを形成するこ
とができる。
上記実施例によれば下記の理由で上記目的を達成でき
る。即ち第２図(a)に示すようにエッヂ部分がなだらか
なサイドウォール８を阻止膜として用いてイオン注入す
ると上記問題点の項で詳述した各注入層断面A−A′，B
−B′，C−C′の不純物プロファイルは、第２図(b)から
(d)に示したようなモデルで近似される。このモデルで
阻止膜エッヂの下の部分の不純物プロファイルは、前記
サイドウォール８阻止膜の膜厚に依存して基板表面側へ
平行移動する。したがって、問題点の項で述べた結晶欠
陥Ｉと結晶欠陥IIが重ならないように注入することがで
き、後のアニールで回復しないような複雑な結晶欠陥集
合体の生成を回避することができる。また、阻止膜のエ
ッヂ部分をなだらかなテーパ状に形成することにより、
該阻止膜エッヂ部分の応力の集中を分散させることがで
きる。
る。即ち第２図(a)に示すようにエッヂ部分がなだらか
なサイドウォール８を阻止膜として用いてイオン注入す
ると上記問題点の項で詳述した各注入層断面A−A′，B
−B′，C−C′の不純物プロファイルは、第２図(b)から
(d)に示したようなモデルで近似される。このモデルで
阻止膜エッヂの下の部分の不純物プロファイルは、前記
サイドウォール８阻止膜の膜厚に依存して基板表面側へ
平行移動する。したがって、問題点の項で述べた結晶欠
陥Ｉと結晶欠陥IIが重ならないように注入することがで
き、後のアニールで回復しないような複雑な結晶欠陥集
合体の生成を回避することができる。また、阻止膜のエ
ッヂ部分をなだらかなテーパ状に形成することにより、
該阻止膜エッヂ部分の応力の集中を分散させることがで
きる。
第１図(h)は本実施例におけるソース及びドレイン領域
の断面ＴＥＭ観察結果を図示したものである。観察結果
によりイオン注入阻止膜の下の部分に結晶欠陥発生防止
に効果があることが判った。
の断面ＴＥＭ観察結果を図示したものである。観察結果
によりイオン注入阻止膜の下の部分に結晶欠陥発生防止
に効果があることが判った。
以上、本発明を実施例に基づき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは言
うまでもない。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは言
うまでもない。
＜発明の効果＞ 以上詳述したように本発明によればＭＯＳトランジスタ
のソース及びドレイン形成に対して大幅な工程の増加を
招くことなく、かつイオン注入条件やアニール条件など
の重要なプロセス条件を変更することなしにイオン注入
の阻止膜エッヂ部分の結晶欠陥発生を低減させることが
可能であり、高い信頼性を必要とする半導体デバイスの
製造においてその効果は絶大である。
のソース及びドレイン形成に対して大幅な工程の増加を
招くことなく、かつイオン注入条件やアニール条件など
の重要なプロセス条件を変更することなしにイオン注入
の阻止膜エッヂ部分の結晶欠陥発生を低減させることが
可能であり、高い信頼性を必要とする半導体デバイスの
製造においてその効果は絶大である。
このように本発明は広大な利用分野を有するイオン注入
技術において阻止膜エッヂ部の結晶欠陥低減に有効なイ
オン注入方法を提供するものでありその工業的価値は非
常に大である。
技術において阻止膜エッヂ部の結晶欠陥低減に有効なイ
オン注入方法を提供するものでありその工業的価値は非
常に大である。
第１図(a)〜(h)は本発明の実施例を説明するためのＬＤ
Ｄ構造を備えてなる半導体装置の要部断面図、第２図
(a)〜(d)は本発明の考想を説明するためのイオン注入後
の不純物分布概想図、第３図(a)〜(h)は従来の工程を説
明するための要部断面図、第４図(a)〜(d)は従来のイオ
ン注入後の不純物分布概想図である。 １……Ｐ型シリコン基板、２……ゲート酸化膜 ３……ゲート電極、４……ホトレジスト ５……SiO2(I)、６……SiO2(II) ７……サイドウォール、８……サイドウォール ９……結晶欠陥Ｉ、10……結晶欠陥II
Ｄ構造を備えてなる半導体装置の要部断面図、第２図
(a)〜(d)は本発明の考想を説明するためのイオン注入後
の不純物分布概想図、第３図(a)〜(h)は従来の工程を説
明するための要部断面図、第４図(a)〜(d)は従来のイオ
ン注入後の不純物分布概想図である。 １……Ｐ型シリコン基板、２……ゲート酸化膜 ３……ゲート電極、４……ホトレジスト ５……SiO2(I)、６……SiO2(II) ７……サイドウォール、８……サイドウォール ９……結晶欠陥Ｉ、10……結晶欠陥II
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】ゲート電極をマスクとして第一導電型半導
体基板に比較的低濃度の第二導電型不純物イオンを注入
する工程と、 上記ゲート電極が形成された上記第一導電型半導体基板
上に、第一イオン注入阻止膜、及び該第一イオン注入阻
止膜よりエッチングレートが大きい第二イオン注入阻止
膜を積層状に形成する工程と、 上記第二イオン注入阻止膜及び第一イオン注入阻止膜に
対して異方性の強いエッチング、または、異方性の強い
エッチングと等方性エッチングを行うことにより、上記
ゲート電極の側面に、そのエッヂ部分がなだらかな傾斜
形状となるサイドウォールを形成する工程と、 上記ゲート電極及びサイドウォールをマスクとして上記
第１導電型半導体基板に比較的高濃度の第二導電型不純
物イオンを注入する工程とを有することを特徴とするイ
オン注入方法。 - 【請求項２】上記第一イオン注入阻止膜が熱酸化膜であ
り、上記第二イオン注入阻止膜がＣＶＤ酸化膜であるこ
とを特徴とする特許請求の範囲第１項記載のイオン注入
方法。 - 【請求項３】イオン注入領域がＭＯＳトランジスタのソ
ース及びドレインであることを特徴とする、特許請求の
範囲第１項または第２項記載のイオン注入方法。 - 【請求項４】少なくとも高濃度イオン注入ドーパントが
砒素であることを特徴とする、特許請求の範囲第１項、
第２項または第３項記載のイオン注入方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279679A JPH0626219B2 (ja) | 1987-11-05 | 1987-11-05 | イオン注入方法 |
| US07/446,069 US5096841A (en) | 1987-11-05 | 1989-12-05 | Ion-implantation method in solid materials for implanting impurities |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279679A JPH0626219B2 (ja) | 1987-11-05 | 1987-11-05 | イオン注入方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH01122163A (ja) | 1989-05-15 |
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