JPH0626221B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0626221B2 JPH0626221B2 JP16861186A JP16861186A JPH0626221B2 JP H0626221 B2 JPH0626221 B2 JP H0626221B2 JP 16861186 A JP16861186 A JP 16861186A JP 16861186 A JP16861186 A JP 16861186A JP H0626221 B2 JPH0626221 B2 JP H0626221B2
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- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- photoresist layer
- forming
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体導電
層上にショットキー障壁ゲート電極を設けた半導体装置
の製造方法に関する。
層上にショットキー障壁ゲート電極を設けた半導体装置
の製造方法に関する。
半絶縁性基板上に形成した半導体導電層上にショットキ
ー障壁ゲート電極を設けてなる半導体装置、例えば砒化
ガリウムを用いたショットキー障壁ゲート型電界効果ト
ランジスタ（以下GaAsＭＥＳＦＥＴと称す）は、数十ギ
ガヘルツ（GHz）の高周波帯で動作する半導体装置であ
り、今後の高度情報化社会を担う重要な半導体装置の一
つである。
ー障壁ゲート電極を設けてなる半導体装置、例えば砒化
ガリウムを用いたショットキー障壁ゲート型電界効果ト
ランジスタ（以下GaAsＭＥＳＦＥＴと称す）は、数十ギ
ガヘルツ（GHz）の高周波帯で動作する半導体装置であ
り、今後の高度情報化社会を担う重要な半導体装置の一
つである。
このようなGaAs ＭＥＳＦＥＴの周波数特性の向上には
ゲート電極抵抗ＲＧの低減とソース寄生抵抗ＲＳの低減
が不可欠である。
ゲート電極抵抗ＲＧの低減とソース寄生抵抗ＲＳの低減
が不可欠である。
このようなことから、従来第２図に示すごとき構造のGa
As ＭＥＳＦＥＴが提案されている。
As ＭＥＳＦＥＴが提案されている。
第２図において、２１はGaAsからなる半絶縁性基板、２
２は例えばイオン注入法により形成したｎ型層、２３は
ショットキー障壁ゲート電極２４の両側に選択的に形成
した低抵抗のｎ＋型層、２５はゲート抵抗低減化の為の
Ａｕめっき層、２６，２７は各々ソース，ドレイン電極
である。このようなGaAs ＭＥＳＦＥＴにおいては、Ａ
ｕめっき層２５の存在の故にＲＧは小さく、さらにｎ＋
型層２３の存在の故にＲＳの低減も図られている。
２は例えばイオン注入法により形成したｎ型層、２３は
ショットキー障壁ゲート電極２４の両側に選択的に形成
した低抵抗のｎ＋型層、２５はゲート抵抗低減化の為の
Ａｕめっき層、２６，２７は各々ソース，ドレイン電極
である。このようなGaAs ＭＥＳＦＥＴにおいては、Ａ
ｕめっき層２５の存在の故にＲＧは小さく、さらにｎ＋
型層２３の存在の故にＲＳの低減も図られている。
次に、第２図に示した構造のGaAs ＭＥＳＦＥＴの従来
の製造方法について第３図（ａ）〜（ｄ）を用いて説明
する。
の製造方法について第３図（ａ）〜（ｄ）を用いて説明
する。
まず、第３図（ａ）に示すようにGaAsからなる半絶縁性
基板２１中に第１のイオン注入によりｎ型不純物を注入
しｎ型層２２を形成し、このｎ型層２２上の所定の領域
に、例えばタングステンシリサイド（WSi）よりなる高
融点金属のゲート電極２４を設け、続いてこのゲート電
極２４をマスクとして第２のイオン注入を行い、ゲート
電極２４の両側にｎ＋型層２３を設ける。ここで、第１
のイオン注入は加速電圧３０keV、ドーズ量３×１０12c
m-3((Si+ イオン)の条件で、又第２のイオン注入は１
００keV、３×１０13cm-3((Si+ イオン)の条件で行な
う。WSi からなるゲート電極２４のゲート長は例えば１
μｍである。
基板２１中に第１のイオン注入によりｎ型不純物を注入
しｎ型層２２を形成し、このｎ型層２２上の所定の領域
に、例えばタングステンシリサイド（WSi）よりなる高
融点金属のゲート電極２４を設け、続いてこのゲート電
極２４をマスクとして第２のイオン注入を行い、ゲート
電極２４の両側にｎ＋型層２３を設ける。ここで、第１
のイオン注入は加速電圧３０keV、ドーズ量３×１０12c
m-3((Si+ イオン)の条件で、又第２のイオン注入は１
００keV、３×１０13cm-3((Si+ イオン)の条件で行な
う。WSi からなるゲート電極２４のゲート長は例えば１
μｍである。
次に、第３図（ｂ）に示すように、注入イオンの活性化
を行なった後、全面にTiAu膜３１を蒸着し、第１のホト
レジスト層１３Ａを塗布したのちエッチングし、TiAu膜
３１の上面３２及び側面の上部３３を露出させる。
を行なった後、全面にTiAu膜３１を蒸着し、第１のホト
レジスト層１３Ａを塗布したのちエッチングし、TiAu膜
３１の上面３２及び側面の上部３３を露出させる。
つづいて第３図（ｃ）に示すように、TiAu膜３１を給電
電極としてTiAu膜３１の上部と側面部にAuめっき層２５
を形成する。
電極としてTiAu膜３１の上部と側面部にAuめっき層２５
を形成する。
最後に第３図（ｄ）に示すように、不要なホトレジスト
層１３Ａ及びTiAu膜３１を除去したのち、ソース，ドレ
イン電極２６，２７を形成することにより第２図の如き
半導体装置が得られる。
層１３Ａ及びTiAu膜３１を除去したのち、ソース，ドレ
イン電極２６，２７を形成することにより第２図の如き
半導体装置が得られる。
しかしながら従来の半導体装置の製造方法におけるTiAu
膜３１の除去工程においては、Auはイオンミリング法で
除去でき、又Tiは塩酸等によりエッチング可能である
が、Auのイオンミリングの段階では下地のGaAs導電層へ
のイオン衝撃による損傷が問題となり、又Tiエッチング
においてはTiが完全には取り切れないという問題があ
る。TiとGaAsはわずかに反応しており、その反応層を塩
酸溶液では完全には取り切れないためである。
膜３１の除去工程においては、Auはイオンミリング法で
除去でき、又Tiは塩酸等によりエッチング可能である
が、Auのイオンミリングの段階では下地のGaAs導電層へ
のイオン衝撃による損傷が問題となり、又Tiエッチング
においてはTiが完全には取り切れないという問題があ
る。TiとGaAsはわずかに反応しており、その反応層を塩
酸溶液では完全には取り切れないためである。
本発明は従来の半導体装置の製造方法における上記の欠
点に鑑みて成されたものであり、その目的はゲート電極
抵抗及びソース寄生抵抗が小さく、高性能な半導体装置
を再現性良く実現するための製造方法を提供することに
ある。
点に鑑みて成されたものであり、その目的はゲート電極
抵抗及びソース寄生抵抗が小さく、高性能な半導体装置
を再現性良く実現するための製造方法を提供することに
ある。
本発明の半導体装置の製造方法は、半絶縁性基板中に不
純物を選択的にイオン注入し第１導電型不純物層を形成
する工程と、前記第１導電型不純物層上の所定領域に高
融点金属よりなるゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして不純物をイオン注入し前記半絶
縁性基板中に第１導電型高濃度不純物層を形成する工程
と、全面に誘電体膜を形成したのち熱処理し、前記注入
イオンを活性化する工程と、全面に第１のホトレジスト
層を形成したのち前記ゲート電極上の第１のホトレジス
ト層と前記誘電体膜とをエッチングし前記ゲート電極の
上面及び側面の上部を露出させる工程と、前記第１のホ
トレジスト層を除去したのち前記ゲート電極の上面を含
む全面に金属膜を形成する工程と、全面に第２のホトレ
ジスト層を形成したのちエッチングし前記ゲート電極上
部の前記金属膜を露出させる工程と、前記金属膜の露出
面に金属のめっきを行う工程と、前記第２のホトレジス
ト層及び第２のホトレジスト層下の前記金属膜を除去す
る工程とを含んで構成される。
純物を選択的にイオン注入し第１導電型不純物層を形成
する工程と、前記第１導電型不純物層上の所定領域に高
融点金属よりなるゲート電極を形成する工程と、前記ゲ
ート電極をマスクとして不純物をイオン注入し前記半絶
縁性基板中に第１導電型高濃度不純物層を形成する工程
と、全面に誘電体膜を形成したのち熱処理し、前記注入
イオンを活性化する工程と、全面に第１のホトレジスト
層を形成したのち前記ゲート電極上の第１のホトレジス
ト層と前記誘電体膜とをエッチングし前記ゲート電極の
上面及び側面の上部を露出させる工程と、前記第１のホ
トレジスト層を除去したのち前記ゲート電極の上面を含
む全面に金属膜を形成する工程と、全面に第２のホトレ
ジスト層を形成したのちエッチングし前記ゲート電極上
部の前記金属膜を露出させる工程と、前記金属膜の露出
面に金属のめっきを行う工程と、前記第２のホトレジス
ト層及び第２のホトレジスト層下の前記金属膜を除去す
る工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明する為
の工程順に示した半導体チップの断面図である。
の工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、クロム（Cr）を導入
したGaAsからなる半絶縁性基板２１中にSi＋イオン２９
を３０keVの加速電圧で３×１０12cm-3だけホトレジス
トマスク１０を用いて選択的にイオン注入しｎ型層２２
を形成する。
したGaAsからなる半絶縁性基板２１中にSi＋イオン２９
を３０keVの加速電圧で３×１０12cm-3だけホトレジス
トマスク１０を用いて選択的にイオン注入しｎ型層２２
を形成する。
次に、第１図（ｂ）に示すように、W5Si3 なる高融点金
属を約５０００Åの厚さで全面に被着させたあと、ホト
リソグラフィ技術を用いて選択的に加工し、ゲート電極
２４とする。
属を約５０００Åの厚さで全面に被着させたあと、ホト
リソグラフィ技術を用いて選択的に加工し、ゲート電極
２４とする。
次に、第１図（ｃ）に示すように、ゲート電極２４をマ
スクとしてSi＋イオン２９を再び注入し（１００keV、
３×１０13cm-3）、ゲート電極２４の両側にｎ＋型層２
３を設ける。
スクとしてSi＋イオン２９を再び注入し（１００keV、
３×１０13cm-3）、ゲート電極２４の両側にｎ＋型層２
３を設ける。
次に、第１図（ｄ）に示すように、全面にSiO2膜１１を
厚さ約２０００Å被着した後、ウェーハ全体を水素
（H2）雰囲気中で８００℃、１０分アニールとして注入
イオンを活性化させる。
厚さ約２０００Å被着した後、ウェーハ全体を水素
（H2）雰囲気中で８００℃、１０分アニールとして注入
イオンを活性化させる。
次に、第１図（ｅ）に示すように、全面に第１のホトレ
ジスト層１２を塗布したのちエッチングし、ホトレジス
ト層１２及びゲート電極２４の上面及び側面のSiO2膜１
１を除去してゲート電極２４の上面３２と側面の上部３
３を露出させる。
ジスト層１２を塗布したのちエッチングし、ホトレジス
ト層１２及びゲート電極２４の上面及び側面のSiO2膜１
１を除去してゲート電極２４の上面３２と側面の上部３
３を露出させる。
次に、第１図（ｆ）に示すように、第１のホトレジスト
層１２を除去後、全面にTiとAuをそれぞれ５００Å，１
０００Åの厚さに順次蒸着しTiAu膜３１を形成する。
層１２を除去後、全面にTiとAuをそれぞれ５００Å，１
０００Åの厚さに順次蒸着しTiAu膜３１を形成する。
次に、第１図（ｇ）に示すように、全面に第２のホトレ
ジスト層１３を塗布したのちエッチングすることにより
TiAu膜１３の頭部及び側面部の１部を露出させる。
ジスト層１３を塗布したのちエッチングすることにより
TiAu膜１３の頭部及び側面部の１部を露出させる。
次に、第１図（ｈ）に示すように、露出したTiAu膜３１
上にAuめっき２５を施こし、更に不要ととなった第２の
ホトレジスト層１３及びTiAu膜３１を除去することによ
り、低抵抗を有するＴ字型のゲート電極が得られる。
上にAuめっき２５を施こし、更に不要ととなった第２の
ホトレジスト層１３及びTiAu膜３１を除去することによ
り、低抵抗を有するＴ字型のゲート電極が得られる。
次に、第１図（ｉ）に示すように、ｎ＋型層２３上にソ
ース及びドレイン電極２６，２７を形成することによ
り、GaAs ＭＥＳＦＥＴの基本構造が実現できる。ｎ＋
型層２３があるためにソース抵抗及びドレイン抵抗は十
分低減されていることは言を待たない。
ース及びドレイン電極２６，２７を形成することによ
り、GaAs ＭＥＳＦＥＴの基本構造が実現できる。ｎ＋
型層２３があるためにソース抵抗及びドレイン抵抗は十
分低減されていることは言を待たない。
このように本実施例によれば、第１図（ｇ）にみられる
ように、めっき用給電電極としてのTiAu膜３１はSiO2膜
１１上に形成されているため、TiAu膜３１をGaAs導電層
に影響を与えずに十分エッチング処理できる。また、例
えTiAu膜３１のわずかなエッチング残りがあったとして
も、SiO2膜を除去すれば完全に除去することができる。
ように、めっき用給電電極としてのTiAu膜３１はSiO2膜
１１上に形成されているため、TiAu膜３１をGaAs導電層
に影響を与えずに十分エッチング処理できる。また、例
えTiAu膜３１のわずかなエッチング残りがあったとして
も、SiO2膜を除去すれば完全に除去することができる。
尚、上記実施例においては、金属めっきとしてAuを用い
た場合について説明したが、Ni等他の金属であってもよ
い。
た場合について説明したが、Ni等他の金属であってもよ
い。
以上説明したように本発明は、ゲート電極の上面に金属
めっきを施すための給電電極としての金属膜を、誘電体
膜を介して形成することにより、金属膜の除去が下地の
導電層に損傷を与えることなく完全に行なえるため、ゲ
ート電極抵抗及びソース寄生抵抗が小さく、性能の高い
半導体装置の製造方法が得られる。
めっきを施すための給電電極としての金属膜を、誘電体
膜を介して形成することにより、金属膜の除去が下地の
導電層に損傷を与えることなく完全に行なえるため、ゲ
ート電極抵抗及びソース寄生抵抗が小さく、性能の高い
半導体装置の製造方法が得られる。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は本
発明の対象とする半導体装置の構造を説明するための断
面図、第３図（ａ）〜（ｄ）は従来の半導体装置の製造
方法を説明するための工程順に示した半導体チップの断
面図である。 １０……ホトレジストマスク、１１……SiO2膜、１２…
…第１のホトレジスト層、１３……第２のホトレジスト
層、１３Ａ……ホトレジスト層、２１……半絶縁性基
板、２２……ｎ型層、２３……ｎ＋型層、２４……ゲー
ト電極、２５……Auめっき層、２６……ソース電極、２
７……ドレイン電極、３１……TiAu膜、３２……上面、
３３……側面の上部。
めの工程順に示した半導体チップの断面図、第２図は本
発明の対象とする半導体装置の構造を説明するための断
面図、第３図（ａ）〜（ｄ）は従来の半導体装置の製造
方法を説明するための工程順に示した半導体チップの断
面図である。 １０……ホトレジストマスク、１１……SiO2膜、１２…
…第１のホトレジスト層、１３……第２のホトレジスト
層、１３Ａ……ホトレジスト層、２１……半絶縁性基
板、２２……ｎ型層、２３……ｎ＋型層、２４……ゲー
ト電極、２５……Auめっき層、２６……ソース電極、２
７……ドレイン電極、３１……TiAu膜、３２……上面、
３３……側面の上部。
Claims (1)
- 【請求項１】半絶縁性基板中に不純物を選択的にイオン
注入し第１導電型不純物層を形成する工程と、前記第１
導電型不純物層上の所定領域に高融点金属よりなるゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て不純物をイオン注入し前記半絶縁性基板中に第１導電
型高濃度不純物層を形成する工程と、全面に誘電体膜を
形成したのち熱処理し、前記注入イオンを活性化する工
程と、全面に第１のホトレジスト層を形成したのち前記
ゲート電極上の第１のホトレジスト層と前記誘電体膜と
をエッチングし前記ゲート電極の上面及び側面の上部を
露出させる工程と、前記第１のホトレジスト層を除去し
たのち前記ゲート電極の上面を含む全面に金属膜を形成
する工程と、全面に第２のホトレジスト層を形成したの
ちエッチングし前記ゲート電極上部の前記金属膜を露出
させる工程と、前記金属膜の露出面に金属のめっきを行
う工程と、前記第２のホトレジスト層及び第２のホトレ
ジスト層下の前記金属膜を除去する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861186A JPH0626221B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861186A JPH0626221B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323368A JPS6323368A (ja) | 1988-01-30 |
| JPH0626221B2 true JPH0626221B2 (ja) | 1994-04-06 |
Family
ID=15871265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16861186A Expired - Lifetime JPH0626221B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626221B2 (ja) |
-
1986
- 1986-07-16 JP JP16861186A patent/JPH0626221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323368A (ja) | 1988-01-30 |
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