JPS6323368A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6323368A JPS6323368A JP16861186A JP16861186A JPS6323368A JP S6323368 A JPS6323368 A JP S6323368A JP 16861186 A JP16861186 A JP 16861186A JP 16861186 A JP16861186 A JP 16861186A JP S6323368 A JPS6323368 A JP S6323368A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は゛１導体装置の製造方法に関し、特に半導体導
電層上にショッＩ・キー障壁ゲート電極を設けた半導体
装置の製造方法に関する。
電層上にショッＩ・キー障壁ゲート電極を設けた半導体
装置の製造方法に関する。
］、従来の技術゛］
半絶縁性１６（板上に形成した半導体導電層」−にシ＝
＋ −：／ ｌ□キー障障壁ゲート型電極設けてなる半
導体装置、例えば砒化ガリウムを用いたショットキード
◇：壁ゲー１−型電界効果トランジスタ（以下ＧａＡｓ
ＭＩＥＳＦＩΣ′Ｆと称す）は、数十ギガヘルツ（Ｇｌ
ｌｚ）の高周波帯で動作する半導体装置であり、今後の
高度情報化社会を担う重要な半導体装置の一つである。
＋ −：／ ｌ□キー障障壁ゲート型電極設けてなる半
導体装置、例えば砒化ガリウムを用いたショットキード
◇：壁ゲー１−型電界効果トランジスタ（以下ＧａＡｓ
ＭＩＥＳＦＩΣ′Ｆと称す）は、数十ギガヘルツ（Ｇｌ
ｌｚ）の高周波帯で動作する半導体装置であり、今後の
高度情報化社会を担う重要な半導体装置の一つである。
このようなＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｆ、 Ｔの周
波数特性の向上にはゲート電極抵抗Ｒ６の低減とソース
寄生抵抗Ｒｓの低減が不可欠である。
波数特性の向上にはゲート電極抵抗Ｒ６の低減とソース
寄生抵抗Ｒｓの低減が不可欠である。
このようなことから、従来第２図に示すごとき構造のＧ
ａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔが提案されている。
ａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔが提案されている。
第２図において、２１はＧａＡｓからなる半絶縁性基板
、２２は例えばイオン注入法により形成したｎ型層、２
３はショットキー障壁ゲート電極２４の両側に選択的に
形成した低抵抗のｎ＋型層、２５はゲート抵抗低減化の
為のＡｕめっき層、２６．２７は各々ソース、ドレイン
電極である。このようなＧａＡｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔにおいては、Ａ、めっき層２５の存在の故にＲＧ
は小さく、さらにｎ＋型層２３の存在の故にＲ３の低減
も図られている。
、２２は例えばイオン注入法により形成したｎ型層、２
３はショットキー障壁ゲート電極２４の両側に選択的に
形成した低抵抗のｎ＋型層、２５はゲート抵抗低減化の
為のＡｕめっき層、２６．２７は各々ソース、ドレイン
電極である。このようなＧａＡｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔにおいては、Ａ、めっき層２５の存在の故にＲＧ
は小さく、さらにｎ＋型層２３の存在の故にＲ３の低減
も図られている。
次に、第２図に示した構造のＧａＡｓ Ｍ Ｅ Ｓ
Ｆ ＥＴの従来の製造方法について第３図（ａ）〜（ｄ
）を用いて説明する。
Ｆ ＥＴの従来の製造方法について第３図（ａ）〜（ｄ
）を用いて説明する。
まず、第３図（ａ）に示ずようにＧａＡｓからなる半絶
縁性基板２１中に第１のイオン注入によりｎを不純物を
注入しｎを層２２を形成し、このｎ型層２２−１＝の所
定の領域に、例えばタングステンシリサイド（ＷＳｉ）
よりなる高融点金属のデー１〜電極２４を設け、続いて
このゲート電極２／１をマスクとして第２のイオン注入
を行い、ゲート電極２４の両側にｎ＋型層２３を設ける
。ここで、第１のイオン注入は加速電圧３０ｋｅＶ、ド
ーズ量３×１、０ ’ ２ｃｍ ”” （Ｓ ｉ＋イオ
ン）の条件で、又第２のイオン注入は１００にｅＶ、３
Ｘ １０ ”ｃｍ−３（ｓｉ＋イオン）の条件で行な
う。ＷＳｉからなるゲート電極上層のグー１〜長は例え
ば１μｍである。
縁性基板２１中に第１のイオン注入によりｎを不純物を
注入しｎを層２２を形成し、このｎ型層２２−１＝の所
定の領域に、例えばタングステンシリサイド（ＷＳｉ）
よりなる高融点金属のデー１〜電極２４を設け、続いて
このゲート電極２／１をマスクとして第２のイオン注入
を行い、ゲート電極２４の両側にｎ＋型層２３を設ける
。ここで、第１のイオン注入は加速電圧３０ｋｅＶ、ド
ーズ量３×１、０ ’ ２ｃｍ ”” （Ｓ ｉ＋イオ
ン）の条件で、又第２のイオン注入は１００にｅＶ、３
Ｘ １０ ”ｃｍ−３（ｓｉ＋イオン）の条件で行な
う。ＷＳｉからなるゲート電極上層のグー１〜長は例え
ば１μｍである。
次に、第３図（ｂ）に示すように、注入イオンの活性化
を行なった後、全面にＴｉ＾」１膜３１を蒸着し、第１
のホトレジスト層１３Ａを塗布したのちエツチングし、
Ｔｉ＾１１膜３１の膜面１２及び側面の上部３３を露出
させる。
を行なった後、全面にＴｉ＾」１膜３１を蒸着し、第１
のホトレジスト層１３Ａを塗布したのちエツチングし、
Ｔｉ＾１１膜３１の膜面１２及び側面の上部３３を露出
させる。
つづいて第３図（Ｃ）に示すように、ＴｉＡｕ膜３１全
３１電極としてＴｉＡｕ膜３１全３１と側面部に＾Ｕめ
っき層２５を形成する。
３１電極としてＴｉＡｕ膜３１全３１と側面部に＾Ｕめ
っき層２５を形成する。
最後に第３図（ｄ）に示すように、不要なホトレジスト
層１３Ａ及びＴｉＡｕ膜３１全３１したのち、ソース、
ドレイン電極２６．２７を形成することにより第２図の
如き半導体装置が得られる。
層１３Ａ及びＴｉＡｕ膜３１全３１したのち、ソース、
ドレイン電極２６．２７を形成することにより第２図の
如き半導体装置が得られる。
しかしながら従来の半導体装置の製造方法におけるＴｉ
Ａｕ膜３１全３１工程においては、＾ｌはイオンミリン
グ法で除去でき、又Ｔｉは塩酸等によりエツチング可能
であるが、＾Ｕのイオンミリングの段階では下地のＧａ
Ａｓ導電層へのイオン衝撃による損傷が問題となり、又
ＴｉエツチングにおいてはＴｉが完全には取り切れない
という問題がある。ＴｉとＧａＡｓはわずかに反応して
おり、その反応層を塩酸溶液では完全には収り切れない
ためである。
Ａｕ膜３１全３１工程においては、＾ｌはイオンミリン
グ法で除去でき、又Ｔｉは塩酸等によりエツチング可能
であるが、＾Ｕのイオンミリングの段階では下地のＧａ
Ａｓ導電層へのイオン衝撃による損傷が問題となり、又
ＴｉエツチングにおいてはＴｉが完全には取り切れない
という問題がある。ＴｉとＧａＡｓはわずかに反応して
おり、その反応層を塩酸溶液では完全には収り切れない
ためである。
本発明は従来の半導体装置の製造方法における上記の欠
点に鑑みて成されたものであり、その「１的はゲート電
極抵抗及びソース寄生抵抗が小さく、高性能な半導体装
置を再現性良く実現するための製造方法を提供すること
にある。
点に鑑みて成されたものであり、その「１的はゲート電
極抵抗及びソース寄生抵抗が小さく、高性能な半導体装
置を再現性良く実現するための製造方法を提供すること
にある。
Ｃ問題点を解決するための手段〕
本発明の半導体装置の製造方法は、半絶縁性基板中に不
純物を選択的にイオン注入し第１導電型不純物層を形成
する工程と、前記第１導電型不純物層」二の所定領域に
高融点金属よりなるゲート電極を形成する工程と、前記
ゲート電極をマスクとして不純物をイオン注入法し前記
半絶縁性基板中に第１導電型高濃度不純物層を形成する
工程と、全面に誘電体膜を形成したのち熱処理し、前記
注入イオンを活性化する工程と、全面に第１のホトレジ
スト層を形成したのち前記ゲート電極上の第１のホＩ・
レジスＩ−層と前記誘電体膜とをエツチングし１ｉｉｒ
記ゲー１〜電極の」二面及び側面の上部を露出さぜる工
程と、前記第１のホトレジスト層を除去したのち前記ゲ
ート電極の上面を含む全面に金属膜を形成する］工程と
、全面に第２のホトレジスト層を形成したのちエツチン
グし前記ゲート電極上部の前記金属膜を露出させる工程
と、前記金属膜の露出１ｍに金属のめっきを行う工程と
、前記第２のポ１〜レジス１−層及び第２のホトレジス
ト層丁の前記金属膜を除去する工程とを舒んで構成され
る。
純物を選択的にイオン注入し第１導電型不純物層を形成
する工程と、前記第１導電型不純物層」二の所定領域に
高融点金属よりなるゲート電極を形成する工程と、前記
ゲート電極をマスクとして不純物をイオン注入法し前記
半絶縁性基板中に第１導電型高濃度不純物層を形成する
工程と、全面に誘電体膜を形成したのち熱処理し、前記
注入イオンを活性化する工程と、全面に第１のホトレジ
スト層を形成したのち前記ゲート電極上の第１のホＩ・
レジスＩ−層と前記誘電体膜とをエツチングし１ｉｉｒ
記ゲー１〜電極の」二面及び側面の上部を露出さぜる工
程と、前記第１のホトレジスト層を除去したのち前記ゲ
ート電極の上面を含む全面に金属膜を形成する］工程と
、全面に第２のホトレジスト層を形成したのちエツチン
グし前記ゲート電極上部の前記金属膜を露出させる工程
と、前記金属膜の露出１ｍに金属のめっきを行う工程と
、前記第２のポ１〜レジス１−層及び第２のホトレジス
ト層丁の前記金属膜を除去する工程とを舒んで構成され
る。
［一実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明する為
の工程順に示した半導体チップの断面図である。
の工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、クロム（Ｃｒ）を導
入したＧａＡｓからなる半絶縁性基板２１中にＳｉ＋イ
オン２９を３０ｋｅＶの加速電圧で３×１０１１０１２
Ｃ１だけホトレジストマスク１０を用いて選択的にイオ
ン注入しｎ型層２２を形成する。
入したＧａＡｓからなる半絶縁性基板２１中にＳｉ＋イ
オン２９を３０ｋｅＶの加速電圧で３×１０１１０１２
Ｃ１だけホトレジストマスク１０を用いて選択的にイオ
ン注入しｎ型層２２を形成する。
次に、第１図（ｂ）に示すように、Ｗｄｉ３なる高融点
金属を約５０００人の厚さで全面に被着させたあと、ホ
トリソグラフィ技術を用いて選択的に加工し、ゲート電
極２４とする。
金属を約５０００人の厚さで全面に被着させたあと、ホ
トリソグラフィ技術を用いて選択的に加工し、ゲート電
極２４とする。
次に、第１図（ｃ）に示すように、ゲート電極２４をマ
スクとしてＳｉ＋イオン２つを再び注入しく１００ｋｅ
Ｖ、３ Ｘ １０１３Ｃ１ｌづ）、ゲート電極２４の両
側にｎ゛型層２３を設ける。
スクとしてＳｉ＋イオン２つを再び注入しく１００ｋｅ
Ｖ、３ Ｘ １０１３Ｃ１ｌづ）、ゲート電極２４の両
側にｎ゛型層２３を設ける。
次に、第１図（ｄ）に示すように、全面に５ｉ０２膜１
１を厚さ約２０００人波着した後、ウェーハ全体を水素
（＋１２）雰囲気中で８００°Ｃ５１０分アニールして
注入イオンを活性化させる。
１を厚さ約２０００人波着した後、ウェーハ全体を水素
（＋１２）雰囲気中で８００°Ｃ５１０分アニールして
注入イオンを活性化させる。
次に、第１図（ｅ）に示すように、全面に第１のホトレ
ジスト層１２を塗布したのちエツチングし、ホトレジス
ト・層１２及びゲート電極２４の上面及び側面の５ｉ０
２膜１１を除去してゲート電極２／１の上面３２と１ｊ
ｊｌ１面の上部３３を露出させる。
ジスト層１２を塗布したのちエツチングし、ホトレジス
ト・層１２及びゲート電極２４の上面及び側面の５ｉ０
２膜１１を除去してゲート電極２／１の上面３２と１ｊ
ｊｌ１面の上部３３を露出させる。
次に、第１図（ｆ）に示すように、第１のホトレジスト
れ５００人、１０００人の厚さに順次蒸着しＴｉＡｕ膜
３１全３１する。
３１全３１する。
次に、第１図（ｇ）に示すように、全面に第２のホ）・
レジス）へＫＪ１３を塗布したのちエツチングすること
によりＴｉＡｕ膜１３の頭部及び側面部の１部を露出さ
せる。
レジス）へＫＪ１３を塗布したのちエツチングすること
によりＴｉＡｕ膜１３の頭部及び側面部の１部を露出さ
せる。
次に、第１図（ｈ ）に示すように、露出したＴｉＡ＋
＋膜３１上に人ｕめっき２５を施こし、更に不要ととな
った第２のホトレジスト層１３及びＴ ｉ Ａ ｕ膜３
１を除去することにより、低抵抗を有するＴ字型のゲー
Ｉ〜電極が得られる。
＋膜３１上に人ｕめっき２５を施こし、更に不要ととな
った第２のホトレジスト層１３及びＴ ｉ Ａ ｕ膜３
１を除去することにより、低抵抗を有するＴ字型のゲー
Ｉ〜電極が得られる。
次に、第１図（ｉ）に示すように、ｎ＋型層２３上にソ
ース及びドレイン電極２６．２７を形成することにより
、ＧａＡｓ ＭＥＳＦＥＴの基本構造が実現できる。
ース及びドレイン電極２６．２７を形成することにより
、ＧａＡｓ ＭＥＳＦＥＴの基本構造が実現できる。
ｎ＋型層２３があるためにソース抵抗及びトレイン抵抗
は十分低減されていることは言を待たない。
は十分低減されていることは言を待たない。
このように本実施例によれば、第１図（ｇ）にみられる
ように、めっき用給電電極としてのＴｉ＾１１膜３１は
ＳｉＯ□膜１１上に形成されているため、ＴｉＡｕ膜３
１全３１Ａｓ導電層に影響を与えずに十分上・ソチング
処理できる。また、例えＴｉＡｕ膜３１全３１かなエツ
チング残りがあったとしても、Ｓ！０２ＷＡを除去すれ
ば完全に除去することができる。
ように、めっき用給電電極としてのＴｉ＾１１膜３１は
ＳｉＯ□膜１１上に形成されているため、ＴｉＡｕ膜３
１全３１Ａｓ導電層に影響を与えずに十分上・ソチング
処理できる。また、例えＴｉＡｕ膜３１全３１かなエツ
チング残りがあったとしても、Ｓ！０２ＷＡを除去すれ
ば完全に除去することができる。
尚、上記実施例においては、金属めっきとして＾Ｕを用
いた場合について説明したが、Ｎｉ等他の金属であって
もよい。
いた場合について説明したが、Ｎｉ等他の金属であって
もよい。
以上説明したように本発明は、ゲート電極の上面に金属
めっきを施すための給電電極としての金属膜を、誘電体
膜を介して形成することにより、金属膜の除去が下地の
導電層に損傷を与えることなく完全に行なえるため、ゲ
ート電極抵抗及びソース寄生抵抗か小さく、性能の高い
半導体装置の製造方法が得られる。
めっきを施すための給電電極としての金属膜を、誘電体
膜を介して形成することにより、金属膜の除去が下地の
導電層に損傷を与えることなく完全に行なえるため、ゲ
ート電極抵抗及びソース寄生抵抗か小さく、性能の高い
半導体装置の製造方法が得られる。
図面の「ｍ甲、な９（２明
第１図（ａ）〜（ｉ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図は本
発明の対象とする半導体装置の構造を説明するための断
面図、第３図（ａ）〜（ｄ）は従来の半導体装置の製造
方法を説明するためσ）工程順に示した半導体チップの
断面図である。
めの工程順に示した半導体チップの断面図、第２図は本
発明の対象とする半導体装置の構造を説明するための断
面図、第３図（ａ）〜（ｄ）は従来の半導体装置の製造
方法を説明するためσ）工程順に示した半導体チップの
断面図である。
１０・・・ホトレジストマスク、１１・・・ＳｉＯ□膜
、１２・・第１のホ）〜レジスト層、１３・・・第２の
ホ）・レジス［〜層、１．３Ａ・・・ホトレジスト層、
２１・・・半絶縁性基板、２２・・・ｎ型層、２３・・
・ｎ＋型層、２４・・・ゲート電極、２５・・・＾Ｕめ
っき層、２６・・・ソース電極、２７・・伴レイン電極
、３１・・・Ｔ ｉ Ａ ｕ膜、３２・・・上面、３３
・・・側面の上部。
、１２・・第１のホ）〜レジスト層、１３・・・第２の
ホ）・レジス［〜層、１．３Ａ・・・ホトレジスト層、
２１・・・半絶縁性基板、２２・・・ｎ型層、２３・・
・ｎ＋型層、２４・・・ゲート電極、２５・・・＾Ｕめ
っき層、２６・・・ソース電極、２７・・伴レイン電極
、３１・・・Ｔ ｉ Ａ ｕ膜、３２・・・上面、３３
・・・側面の上部。
、・ −゛
Claims (1)
- 半絶縁性基板中に不純物を選択的にイオン注入し第１導
電型不純物層を形成する工程と、前記第１導電型不純物
層上の所定領域に高融点金属よりなるゲート電極を形成
する工程と、前記ゲート電極をマスクとして不純物をイ
オン注入し前記半絶縁性基板中に第１導電型高濃度不純
物層を形成する工程と、全面に誘電体膜を形成したのち
熱処理し、前記注入イオンを活性化する工程と、全面に
第１のホトレジスト層を形成したのち前記ゲート電極上
の第１のホトレジスト層と前記誘電体膜とをエッチング
し前記ゲート電極の上面及び側面の上部を露出させる工
程と、前記第１のホトレジスト層を除去したのち前記ゲ
ート電極の上面を含む全面に金属膜を形成する工程と、
全面に第２のホトレジスト層を形成したのちエッチング
し前記ゲート電極上部の前記金属膜を露出させる工程と
、前記金属膜の露出面に金属のめっきを行う工程と、前
記第２のホトレジスト層及び第２のホトレジスト層下の
前記金属膜を除去する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861186A JPH0626221B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861186A JPH0626221B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323368A true JPS6323368A (ja) | 1988-01-30 |
| JPH0626221B2 JPH0626221B2 (ja) | 1994-04-06 |
Family
ID=15871265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16861186A Expired - Lifetime JPH0626221B2 (ja) | 1986-07-16 | 1986-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626221B2 (ja) |
-
1986
- 1986-07-16 JP JP16861186A patent/JPH0626221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626221B2 (ja) | 1994-04-06 |
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