JPH06266834A - 矩形画像の拡大縮小装置及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 倍率値指定を廃止しつつ拡大縮小転送可能に
し、正確な倍率でかつ倍率値指定に係るオーバヘッドを
なくす。 【構成】 ＤＤＡ諸元等をプリセットした上で（１０２
〜１０４）、ＲＥＧについてＤＤＡ操作を実行し（１０
９〜１１１）、ＲＥＧのキャリが発生した場合に（１１
２）これをイネーブル信号ＥＮＢとして使用する。拡大
転送時にはソース側フレームメモリのリードアドレスカ
ウンタを、縮小転送時にはディスティネーション側フレ
ームメモリのライトアドレスカウンタを、イネーブル信
号ＥＮＢにより制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレイ装置、プ
ロッタ装置等において矩形画像を拡大縮小させる装置及
び方式、即ち矩形画像の拡大縮小装置及び方法に関す
る。

【０００２】

【従来の技術】ディスプレイ装置、プロッタ装置等の装
置は、通常、表示すべき図形がビット展開されるフレー
ムメモリを有している。画像信号等、表示に用いる信号
は、フレームメモリ上のデータに応じて発生させる。フ
レームメモリに画像データを書き込み、あるいはフレー
ムメモリから画像データを読み出す際、すなわちフレー
ムメモリをリード又はライトアクセスする際には、ＸＹ
平面上で、Ｘアドレスを順次インクリメントさせ、Ｘア
ドレスカウンタがカウントアップした時点でＹアドレス
を１インクリメントさせ、さらにＸアドレスの順次イン
クリメントから繰り返す、といった動作を実行する。

【０００３】このような装置における矩形画像の拡大縮
小は、ソース側フレームメモリからディスティネーショ
ン側フレームメモリへの転送格納として実現できる。す
なわち、ソース側フレームメモリから画像データを読み
出し、ディスティネーション側フレームメモリへ書き込
む際、各フレームメモリへのアクセスに係るアドレスを
発生させるＸ及びＹアドレスカウンタの計数動作を制御
することにより、拡大縮小転送を実現できる。

【０００４】図６には、フレームメモリとしてソース側
フレームメモリ２７及びディスティネーション側フレー
ムメモリ２８を備える回路の構成が示されている。この
図に示される回路は、ソース側フレームメモリ２７のリ
ードアドレス（ＸＲＡ，ＹＲＡ）及びディスティネーシ
ョン側フレームメモリ２８のライトアドレス（ＸＷＡ，
ＹＷＡ）を発生させ、ソース側フレームメモリ２７から
のリードとディスティネーション側フレームメモリ２８
へのライトを行うことにより、ソース側フレームメモリ
２７上の矩形画像をディスティネーション側フレームメ
モリ２８へ転送する回路である。

【０００５】ソース側フレームメモリ２７のリードアド
レス（ＸＲＡ，ＹＲＡ）は、それぞれ、Ｘリードアドレ
スカウンタ２３及びＹリードアドレスカウンタ２４によ
って生成される。また、ディスティネーション側フレー
ムメモリ２８のライトアドレス（ＸＷＡ，ＹＷＡ）は、
それぞれ、Ｘライトアドレスカウンタ２５及びＹライト
アドレスカウンタ２６によって生成される。いずれのア
ドレスカウンタ２３〜２６もイネーブル端子を有してい
るため、各アドレスカウンタ２３〜２６の計数動作は、
対応するコントローラ２１又は２２から供給されるイネ
ーブル信号ＥＮＢをオン／オフさせることにより、許可
／禁止することができる。

【０００６】後述するように、コントローラ２１及び２
２の出力であるイネーブル信号ＥＮＢは、カウンタ３２
の計数値ＣＯＵＮＴがカウントアップする周期でオンす
る。従って、例えばリードアドレスカウンタ２３及び２
４をイネーブル信号ＥＮＢによる計数動作許可／禁止制
御下におくことにより、ソース側フレームメモリ２７の
リードアドレス（ＸＲＡ，ＹＲＡ）を、イネーブル信号
ＥＮＢがオンしている（ＥＮＢ＝１）時点においてのみ
変化（インクリメント又はデクリメント）し、イネーブ
ル信号ＥＮＢがオフしている（ＥＮＢ＝０）時点におい
ては直前の値が維持されるよう、制御できる。逆に、例
えばライトアドレスカウンタ２５及び２６をイネーブル
信号ＥＮＢによる計数動作許可／禁止制御下におくこと
により、ディスティネーション側フレームメモリ２８の
ライトアドレス（ＸＷＡ，ＹＷＡ）を、イネーブル信号
ＥＮＢがオンしている時点においてのみ変化（インクリ
メント又はデクリメント）し、イネーブル信号ＥＮＢが
オフしている（ＥＮＢ＝０）時点においては直前の値が
維持されるよう、制御できる。

【０００７】例えばソース側フレームメモリ２７上の矩
形画像をディスティネーション側フレームメモリ２８に
拡大転送する場合には、イネーブル信号ＥＮＢをリード
アドレスカウンタ２３及び２４に供給してソース側フレ
ームメモリ２７のリードアドレス（ＸＲＡ，ＹＲＡ）を
発生させる。例えばイネーブル信号ＥＮＢが０、０、
１、０、０、１…というように変化していく場合、その
計数値であるリードアドレスは０、０、１、１、１、２
…というように変化する。この一方で、ライトアドレス
カウンタ２５及び２６に単調な計数動作を実行させれ
ば、ディスティネーション側フレームメモリ２８のライ
トアドレス（ＸＷＡ，ＹＷＡ）は例えば０、１、２、
３、４、５…というように変化する。従って、リードア
ドレス０、０、１、１、１、２…のデータ（ＤＡＴＡ）
がライトアドレス０、１、２、３、４、５…に転送格納
されることになる。このように、イネーブル信号ＥＮＢ
がオフしている期間においてリードアドレスを重複発生
（すなわち直前の値と同じ値を発生）させることによ
り、拡大転送を実現できる。逆にソース側フレームメモ
リ２７上の矩形画像をディスティネーション側フレーム
メモリ２８に縮小転送する場合には、イネーブル信号Ｅ
ＮＢをライトアドレスカウンタ２５及び２６に供給して
ディスティネーション側フレームメモリ２８のライトア
ドレス（ＸＷＡ，ＹＷＡ）を発生させる一方で、リード
アドレスカウンタ２３及び２４に単調な計数動作を実行
させてソース側フレームメモリ２７のリードアドレス
（ＸＲＡ，ＹＲＡ）を発生させればよい。

【０００８】このように、ソース側フレームメモリ２７
からディスティネーション側フレームメモリ２８への矩
形画像の拡大縮小転送は、イネーブル信号ＥＮＢの発生
制御により実現できる。図７にはコントローラ２１又は
２２として用い得る回路の構成が、図８にはその動作の
流れが、それぞれ示されている。

【０００９】図７に示される回路は、ソース側フレーム
メモリ２７上の矩形画像をディスティネーション側フレ
ームメモリ２８へ転送する際に、定数Ｄ倍の拡大縮小を
行わせるよう、イネーブル信号ＥＮＢを発生させる回路
である。

【００１０】この図の回路は、長軸カウンタ３１、カウ
ンタ３２及び比較器３３から構成されている。長軸カウ
ンタ３１は、矩形画像の長軸値ＬがＮとしてプリセット
されるダウンカウンタである。このカウンタ３１がカウ
ントアップすると、拡大縮小転送に係る動作が終了す
る。ここに、長軸値Ｌとは、矩形画像の拡大転送の場合
には拡大後の矩形画像の一辺の長さを、縮小転送の場合
には縮小前の矩形画像の一辺の長さを、それぞれ示して
いる。図７の回路をＸ側のコントローラ２１として用い
る場合には長軸値ＬとしてそのＸ値であるＸＬを、Ｙ側
のコントローラ２２として用いる場合にはそのＹ値であ
るＹＬを、長軸カウンタ３１にプリセットする。

【００１１】カウンタ３２は、イネーブル信号ＥＮＢが
０、すなわちオフしている場合にその内容ＣＯＵＮＴが
インクリメントされるアップカウンタである。イネーブ
ル信号ＥＮＢが１、すなわちオンすると、カウンタ３２
はクリアされる（ＣＬＥＡＲ）。

【００１２】比較器３３は、定数倍率値Ｄとカウンタ３
２の計数値ＣＯＵＮＴを比較し一致している場合にイネ
ーブル信号ＥＮＢを１とする。定数倍率値Ｄは矩形画像
の拡大縮小倍率を示す値であり、使用者は、自己が必要
とする倍率に最も近い倍率（丸め込んだ倍率）をＤに設
定する。図７に示される回路をコントローラ２１として
用いる場合Ｘ値ＸＤが、コントローラ２２として用いる
場合にはＹ値ＹＤが、それぞれ入力される。

【００１３】図７に示される回路をコントローラ２１及
び２２として用いて拡大縮小転送を実行する場合、コン
トローラ２１及び２２は、Ｘ方向のアドレスカウンタ２
３及び２５がカウントアップする毎にＹ方向のアドレス
カウンタ２４及び２６の計数動作が実行されるよう、動
作させる。各コントローラ２１及び２２は、それぞれ、
図８に示されるように動作する。

【００１４】この図に示されるように、使用者は定数倍
率値Ｄ及び長軸値Ｌを入力する（３０１）。長軸カウン
タ（NCOUNTER）３１には入力された長軸値Ｌが（３０
２）、カウンタ（COUNTER ）３２には０が、定数倍率値
Ｄ＞０（倍率＞１）のときイネーブル信号ＥＮＢには０
が、定数倍率値Ｄ＝０（倍率＝１）のときイネーブル信
号ＥＮＢには１が、それぞれプリセットされる（３０
３）。この様なプリセット動作が終了すると、ステップ
３０４〜３１３の繰り返し動作に移行する。

【００１５】上述のプリセット動作（ただしＤ＞０とす
る）実行直後においては、まず、比較器３３からイネー
ブル信号ＥＮＢ＝０が出力される（３０４）。この時点
ではＮ＝Ｌであり長軸カウンタ３１はカウントアップし
ていない（Ｎ≠０）（３０５）。従って、長軸カウンタ
３１のダウンカウント（Ｎの１デクリメント）が実行さ
れた後（３０７）、カウンタ３２及び比較器３３の動作
が継続される。

【００１６】この時点では、イネーブル信号ＥＮＢ＝０
であるためカウンタ３２はクリアされず（３０８）、カ
ウンタ３２の計数値ＣＯＵＮＴの１インクリメントが実
行される。比較器３３はカウンタ３２の計数値ＣＯＵＮ
Ｔを倍率値Ｄと比較する（３１１）。この時点では計数
値ＣＯＵＮＴは倍率値Ｄに至っていないから、比較器３
３の出力であるイネーブル信号は０を維持する（３１
２）。続くステップ３０４においては、比較器３３はイ
ネーブル信号ＥＮＢ＝０を出力する。

【００１７】以上の動作が繰り返し実行されると、カウ
ンタ３２の計数値ＣＯＵＮＴはある時点で倍率値Ｄに至
る。すると、比較器３３の判定条件が成立し、イネーブ
ル信号ＥＮＢが１となる（３１３）。続くステップ３０
４においては、比較器３３はイネーブル信号ＥＮＢ＝１
を出力する。

【００１８】この後ステップ３０７をへて、ステップ３
０８及び３１０においてカウンタ３２がクリアされる。
すなわち、イネーブル信号ＥＮＢ＝１がカウンタ３２の
クリア信号ＣＬＥＡＲとして機能する。これに伴い、比
較器３３の出力であるイネーブル信号ＥＮＢは再び０と
なる（３１１，３１２，３０４）。

【００１９】従って、イネーブル信号ＥＮＢは、カウン
タ３２のカウントアップ周期毎に１となる。言い換えれ
ば、倍率値Ｄに応じた周期でイネーブル信号ＥＮＢがオ
ンする。この動作は、長軸カウンタ３１の計数値Ｎが０
になるまで、繰り返される（３０５，３０６）。

【００２０】このようにして得られるイネーブル信号Ｅ
ＮＢをリードアドレスカウンタ２３又は２４による計数
動作の許可／禁止制御に用いることにより、リードアド
レスを倍率値Ｄに応じて定まる周期でインクリメントす
ることができる。ライトアドレスカウンタ２５及び２６
の計数動作を単調に実行させておけば、リードアドレス
の重複発生に対しライトアドレスの単調発生となるか
ら、ソース側フレームメモリ２７からディスティネーシ
ョン側フレームメモリ２８への矩形画像の拡大転送が実
現される。逆に、イネーブル信号ＥＮＢをライトアドレ
スカウンタ２５又は２６による計数動作の許可／禁止制
御に用いることにより、ライトアドレスを倍率値Ｄに応
じて定まる周期でインクリメントすることができる。リ
ードアドレスカウンタ２３及び２４の計数動作を単調に
実行させておけば、ライトアドレスの重複発生に対しリ
ードアドレスの単調発生となるから、ソース側フレーム
メモリ２７からディスティネーション側フレームメモリ
２８への矩形画像の縮小転送が実現される。

【００２１】また、コントローラ２１及び２２は、それ
ぞれ長軸値ＬのＸ値ＸＬ又はＹ値ＹＬに基づきイネーブ
ル信号ＥＮＢを生成しているため、Ｙ方向のアドレスカ
ウンタ２４及び２６の計数動作は、Ｘ方向のアドレスカ
ウンタ２３及び２５の計数動作が一回終了するごとに実
行される。

【００２２】従って、この従来例によれば、ソース側フ
レームメモリ２７の矩形画像を、ディスティネーション
側フレームメモリ２８の矩形領域に、定数の倍率で拡大
縮小転送することが出来る。

【００２３】

【発明が解決しようとする課題】しかし、このような操
作により矩形画像の拡大縮小転送を行う場合、定数の倍
率しか指定できない。従って、使用者は、必要な倍率が
装置にないとき、適当な倍率に丸め込むことを余儀無く
され、また、必要な倍率の画像が正確に得られない。さ
らに、使用者は、倍率値Ｄを計算して設定しなければな
らない。このため、例えば拡大・縮小操作を連続的に実
行しようとする場合、オーバーヘッドも問題となる。

【００２４】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、矩形画像の拡大縮
小転送を行う際に、任意の倍率を指定でき、指定した倍
率の画像を正確に得ることができ、さらにオーバーヘッ
ドも小さくすることができる装置及び方法を提供するこ
とを目的とする。

【００２５】

【課題を解決するための手段】このような目的を達成す
るために、本発明の矩形画像の拡大装置は、ソース側フ
レームメモリからの読み出しアドレスを計数により発生
させる読み出しアドレスカウンタと、ディスティネーシ
ョン側フレームメモリへの書き込みアドレスを計数によ
り発生させる書き込みアドレスカウンタと、ソース側フ
レームメモリから読み出されたデータがディスティネー
ション側フレームメモリの複数個のアドレスに重複して
書き込まれるよう、読み出しアドレスカウンタの計数動
作を適宜禁止することによりソース側フレームメモリか
らの読み出しアドレスを重複発生させる拡大転送制御手
段と、を備え、拡大転送制御手段が、ソース側フレーム
メモリ上にデータとして格納されている矩形画像の一辺
を短軸として、この矩形画像を転送格納すべきディステ
ィネーション側フレームメモリの矩形領域の一辺を長軸
としてそれぞれ扱いつつ、短軸の長さを示す短軸値及び
長軸の長さを示す長軸値に基づきディジタル微分解析
（ＤＤＡ）の諸元を演算する手段と、演算により得られ
た諸元に基づきＤＤＡを実行することにより、読み出し
アドレスカウンタの計数動作を禁止するタイミングを決
定する手段と、その結果に基づき読み出しアドレスカウ
ンタの計数動作を制御する手段と、を備え、短軸値及び
長軸値の指定に応じ、ソース側フレームメモリ上にデー
タとして格納されている矩形画像をディスティネーショ
ン側フレームメモリ上に拡大して転送格納することを特
徴とする。

【００２６】また、本発明の矩形画像の縮小装置は、ソ
ース側フレームメモリからの読み出しアドレスを計数に
より発生させる読み出しアドレスカウンタと、ディステ
ィネーション側フレームメモリへの書き込みアドレスを
計数により発生させる書き込みアドレスカウンタと、ソ
ース側フレームメモリから読み出されたデータの一部が
間欠的に削除されつつディスティネーション側フレーム
メモリに書き込まれるよう、書き込みアドレスカウンタ
の計数動作を適宜禁止することによりディスティネーシ
ョン側フレームメモリへの書き込みアドレスを重複発生
させる縮小転送制御手段と、を備え、縮小転送制御手段
が、ソース側フレームメモリ上にデータとして格納され
ている矩形画像の一辺を長軸として、この矩形画像を転
送格納すべきディスティネーション側フレームメモリの
矩形領域の一辺を短軸としてそれぞれ扱いつつ、長軸の
長さを示す長軸値及び短軸の長さを示す短軸値に基づき
ＤＤＡの諸元を演算する手段と、演算により得られた諸
元に基づきＤＤＡを実行することにより、書き込みアド
レスカウンタの計数動作を禁止するタイミングを決定す
る手段と、その結果に基づき書き込みアドレスカウンタ
の計数動作を制御する手段と、を備え、長軸値及び短軸
値の指定に応じ、ソース側フレームメモリ上にデータと
して格納されている矩形画像をディスティネーション側
フレームメモリ上に縮小して転送格納することを特徴と
する。

【００２７】本発明の画像処理装置は、矩形画像をデー
タとして格納するソース側フレームメモリと、ソース側
フレームメモリとからデータとして転送される矩形画像
を格納可能なディスティネーション側フレームメモリ
と、本発明の矩形画像の拡大装置又は縮小装置と、を備
えることを特徴とする。

【００２８】さらに、本発明の矩形画像の拡大転送制御
装置は、ソース側フレームメモリ上にデータとして格納
されている矩形画像の一辺を短軸として、この矩形画像
を転送格納すべきディスティネーション側フレームメモ
リの矩形領域の一辺を長軸としてそれぞれ扱いつつ、短
軸の長さを示す短軸値及び長軸の長さを示す長軸値に基
づきＤＤＡの諸元を演算する手段と、演算により得られ
た諸元に基づきＤＤＡを実行することにより、ソース側
フレームメモリからの読み出しアドレスを計数により発
生させる読み出しアドレスカウンタの計数動作を禁止す
るタイミングを決定する手段と、その結果に基づき読み
出しアドレスカウンタの計数動作を制御することによ
り、計数動作の禁止タイミングにおいて重複発生するよ
う、ソース側フレームメモリからの読み出しアドレスを
制御する手段と、を備え、短軸値及び長軸値の指定に応
じてソース側フレームメモリからディスティネーション
側フレームメモリに矩形画像に係るデータの拡大転送を
制御することを特徴とする。本発明の矩形画像の縮小転
送制御装置は、ソース側フレームメモリ上にデータとし
て格納されている矩形画像の一辺を長軸として、この矩
形画像を転送格納すべきディスティネーション側フレー
ムメモリの矩形領域の一辺を短軸としてそれぞれ扱いつ
つ、長軸の長さを示す長軸値及び短軸の長さを示す短軸
値に基づきＤＤＡの諸元を演算する手段と、演算により
得られた諸元に基づきＤＤＡを実行することにより、デ
ィスティネーション側フレームメモリへの書き込みアド
レスを計数により発生させる書き込みアドレスカウンタ
の計数動作を禁止するタイミングを決定する手段と、そ
の結果に基づき書き込みアドレスカウンタの計数動作を
制御することにより、計数動作の禁止タイミングにおい
て重複発生するよう、ディスティネーション側フレーム
メモリへの書き込みアドレスを制御する手段と、を備
え、長軸値及び短軸値の指定に応じてソース側フレーム
メモリからディスティネーション側フレームメモリに矩
形画像に係るデータの縮小転送を制御することを特徴と
する。

【００２９】本発明の矩形画像の拡大転送方法は、ソー
ス側フレームメモリ上にデータとして格納されている矩
形画像の一辺を短軸として、この矩形画像を転送格納す
べきディスティネーション側フレームメモリの矩形領域
の一辺を長軸としてそれぞれ扱いつつ、短軸の長さを示
す短軸値及び長軸の長さを示す長軸値に基づきＤＤＡの
諸元を演算し、演算により得られた諸元に基づきＤＤＡ
を実行することにより、ソース側フレームメモリからの
読み出しアドレスを計数により発生させる読み出しアド
レスカウンタの計数動作を禁止するタイミングを決定
し、その結果に基づき読み出しアドレスカウンタの計数
動作を制御することにより、計数動作の禁止タイミング
において重複発生するよう、ソース側フレームメモリか
らの読み出しアドレスを制御することにより、ソース側
フレームメモリにデータとして格納されている矩形画像
をディスティネーション側フレームメモリに拡大して転
送することを特徴とする。

【００３０】そして、本発明の矩形画像の縮小転送方法
は、ソース側フレームメモリ上にデータとして格納され
ている矩形画像の一辺を長軸として、この矩形画像を転
送格納すべきディスティネーション側フレームメモリの
矩形領域の一辺を短軸としてそれぞれ扱いつつ、長軸の
長さを示す長軸値及び短軸の長さを示す短軸値に基づき
ＤＤＡの諸元を演算し、演算により得られた諸元に基づ
きＤＤＡを実行することにより、ディスティネーション
側フレームメモリへの書き込みアドレスを計数により発
生させる書き込みアドレスカウンタの計数動作を禁止す
るタイミングを決定し、その結果に基づき書き込みアド
レスカウンタの計数動作を制御することにより、計数動
作の禁止タイミングにおいて重複発生するよう、ディス
ティネーション側フレームメモリへの書き込みアドレス
を制御することにより、ソース側フレームメモリにデー
タとして格納されている矩形画像をディスティネーショ
ン側フレームメモリに縮小して転送することを特徴とす
る。

【００３１】なお、本発明は、一般にｎ次元（ｎは２以
上の整数）メモリであるソース側フレームメモリ及びデ
ィスティネーション側フレームメモリに適用できる。

【００３２】

【作用】本発明の矩形画像の拡大装置においては、読み
出しアドレスカウンタの計数動作によりソース側フレー
ムメモリからの読み出しアドレスが、書き込みアドレス
カウンタの計数動作によりディスティネーション側フレ
ームメモリへの書き込みアドレスが、それぞれ生成され
る。拡大転送制御手段は、短軸値及び長軸値の指定に応
じＤＤＡを実行し、その結果に基づき読み出しアドレス
カウンタの計数動作を適宜禁止する。この動作により、
ソース側フレームメモリから読み出されたデータがディ
スティネーション側フレームメモリの複数個のアドレス
に重複して書き込まれるよう、ソース側フレームメモリ
からの読み出しアドレスが重複発生し、ソース側フレー
ムメモリ上にデータとして格納されている矩形画像がデ
ィスティネーション側フレームメモリ上に拡大して転送
格納される。

【００３３】より詳細には、拡大転送制御手段には、ま
ず短軸値及び長軸値が入力され、これらに基づきＤＤＡ
の諸元が演算される。ここにいう短軸値とは、ソース側
フレームメモリ上にデータとして格納されている矩形画
像の一辺（短軸）の長さであり、長軸値とは、この矩形
画像を転送格納すべきディスティネーション側フレーム
メモリの矩形領域の一辺（長軸）の長さである。ＤＤＡ
の諸元には、例えば、ＤＤＡにおける増分演算に必要な
プリセット値や、短軸値に応じて設定される増分値、短
軸値と長軸値の差に応じて設定される減分値等がある。
拡大転送制御手段は、演算により得られた諸元に基づき
ＤＤＡを実行する。読み出しアドレスカウンタの計数動
作を禁止するタイミングは、ＤＤＡの結果に応じ、例え
ばＤＤＡにおける増分演算の結果発生するキャリに応
じ、イネーブル信号のオフタイミングとして決定され
る。拡大転送制御手段は、決定されたタイミングに基づ
き読み出しアドレスカウンタの計数動作を制御する。

【００３４】この様にＤＤＡを実行して読み出しアドレ
スカウンタの動作を制御することにより、使用者は、ソ
ース側フレームメモリ上の矩形画像の一辺と、ディステ
ィネーション側フレームメモリ上の矩形領域の一辺とを
短軸値及び長軸値として入力するのみで足りることとな
る。すなわち、拡大倍率は、短軸値及び長軸値により定
まる倍率に正確に制御されることとなる。また、例えば
拡大を連続して実行する場合等におけるオーバヘッドが
短縮される。

【００３５】本発明の矩形画像の縮小装置においては、
上述した拡大装置と同様の原理により、矩形画像の縮小
転送が実現される。すなわち、上述の拡大転送制御手段
に代え、あるいはこれと共に、縮小転送制御手段が設け
られる。縮小転送制御手段は、ソース側フレームメモリ
から読み出されたデータの一部が間欠的に削除されつつ
ディスティネーション側フレームメモリに書き込まれる
よう、書き込みアドレスカウンタの計数動作を適宜禁止
することによりディスティネーション側フレームメモリ
への書き込みアドレスを重複発生させる。その際、縮小
転送制御手段は、上述の拡大転送制御手段と同様、長軸
値及び短軸値の入力を受ける。この場合、長軸値とは、
ソース側フレームメモリ上にデータとして格納されてい
る矩形画像の一辺（長軸）の長さを、短軸値とは、この
矩形画像を転送格納すべきディスティネーション側フレ
ームメモリの矩形領域の一辺（短軸）の長さを、それぞ
れ示している。縮小転送制御手段は、入力される長軸値
及び短軸値に基づくＤＤＡの諸元の演算、演算により得
られた諸元に基づくＤＤＡ、その結果に基づく書き込み
アドレスカウンタの計数動作禁止タイミングの決定、並
びにその結果に基づく書き込みアドレスカウンタの計数
動作の制御を実行する。

【００３６】従って、本発明の矩形画像の縮小装置にお
いては、使用者は、ソース側フレームメモリ上の矩形画
像の一辺と、ディスティネーション側フレームメモリ上
の矩形領域の一辺とを長軸値及び短軸値として入力する
のみで足りることとなり、上述の拡大装置と同様、縮小
倍率が長軸値及び短軸値により定まる倍率に正確に制御
され、例えば縮小を連続して実行する場合等におけるオ
ーバヘッドが短縮される。

【００３７】本発明の画像処理装置においては、矩形画
像をデータとして格納するソース側フレームメモリ及び
ソース側フレームメモリとからデータとして転送される
矩形画像を格納可能なディスティネーション側フレーム
メモリを備える装置において、さらに本発明の矩形画像
の拡大装置又は縮小装置が設けられる。従って、上述の
作用が得られる画像処理装置（例えばディスプレイ装
置、プロッタ装置）が実現される。むろん、本発明の矩
形画像の拡大装置及び縮小装置を共に設けてもよい。そ
の場合、制御対象（例えばイネーブル信号の供給先）の
切り換えを実行することにより、同一の回路を拡大転送
制御手段及び縮小転送制御手段として使用できる。

【００３８】そして、本発明の矩形画像の拡大転送制御
装置は、上述の拡大転送制御手段として用い得る装置で
あり、その機能・作用は上述の拡大転送制御手段と同内
容であり、本発明の矩形画像の拡大転送方法の機能・作
用と同内容である。また、本発明の矩形画像の縮小転送
制御装置は、上述の縮小転送制御手段として用い得る装
置であり、その機能・作用は上述の縮小転送制御手段と
同内容であり、本発明の矩形画像の縮小転送方法の機能
・作用と同内容である。両者は、長軸値及び短軸値とし
て入力すべき値がソース側フレームメモリ上にデータと
して格納されている矩形画像の一辺の長さ及びこの矩形
画像を転送格納すべきディスティネーション側フレーム
メモリの矩形領域の一辺の長さのいずれに対応するかが
異なっており、また、計数動作の禁止制御対象（例えば
イネーブル信号の供給先等）が異なっているのみである
から、同一の装置構成を、拡大転送の場合には拡大転送
制御装置として、縮小転送の場合には縮小転送制御装置
として、使用可能である。なお、本発明は、一般にｎ次
元（ｎは２以上の整数）メモリであるソース側フレーム
メモリ及びディスティネーション側フレームメモリに適
用できる。

【００３９】

【実施例】以下、本発明の好適な実施例について説明す
る。

【００４０】図１には、本発明の一実施例に係る装置の
回路構成が示されている。この図に示される装置は、図
６に示される装置と同様、矩形画像の拡大縮小転送を行
う構成である。

【００４１】この図の回路は、ソース側フレームメモリ
０７からのリードとディスティネーション側フレームメ
モリ０８へのライトを行うことにより、ソース側フレー
ムメモリ０７上の矩形画像をディスティネーション側フ
レームメモリ０８へ転送する回路である。そのため、フ
レームメモリとしてソース側フレームメモリ０７及びデ
ィスティネーション側フレームメモリ０８を備えてい
る。

【００４２】ソース側フレームメモリ０７からのリード
アドレス（ＸＲＡ，ＹＲＡ）は、それぞれ、Ｘリードア
ドレスカウンタ０３及びＹリードアドレスカウンタ０４
により生成される。同様に、ディスティネーション側フ
レームメモリ０８へのライトアドレス（ＸＷＡ，ＹＷ
Ａ）は、それぞれ、Ｘライトアドレスカウンタ０５及び
Ｙライトアドレスカウンタ０６により生成される。いず
れのアドレスカウンタ０３〜０６にも、イネーブル端子
が設けられているため、各アドレスカウンタ０３〜０６
の計数動作は、対応するコントローラ０１又は０２から
供給されるイネーブル信号ＥＮＢをオン／オフさせるこ
とにより、許可／禁止することができる。図２には、コ
ントローラ０１又は０２として使用し得る回路の構成が
示されている。この図に示される回路をコントローラ０
１又は０２として用いイネーブル信号を発生させること
により、ソース側フレームメモリ０７上の矩形画像がデ
ィスティネーション側フレームメモリ０８上に任意の倍
率で拡大縮小転送されるよう、各アドレスカウンタ０３
〜０６の動作を制御することができる。

【００４３】この回路を用いた処理の特徴は、矩形画像
の長軸値Ｌ及び短軸値Ｓに基づきディジタル微分解析
（ＤＤＡ）を実行することにある。ここに、長軸値Ｌと
は、拡大転送の場合には拡大後の（ディスティネーショ
ン側フレームメモリ０８上での）矩形画像の一辺の長さ
を、縮小転送の場合には縮小前の（ソース側フレームメ
モリ０７上での）矩形画像の一辺の長さをいう。短軸値
Ｓとは、拡大転送の場合には拡大前の（ソース側フレー
ムメモリ０７上での）矩形画像の一辺の長さを、縮小転
送の場合には縮小後の（ディスティネーション側フレー
ムメモリ０８上での）矩形画像の一辺の長さをいう。使
用者は、従来例のように倍率値Ｄを指定する必要がな
く、処理に先立ち長軸値Ｌと短軸値Ｓを決定するのみで
足りる。従って、倍率値Ｄの丸めが発生せず正確な拡大
縮小が可能になると共に、連続的な拡大縮小を行う場合
にも、倍率値Ｄの選択決定によるオーバヘッドが生じな
い。

【００４４】図２に示される回路は、演算器１１、長軸
カウンタ１２、加算値セレクタ１３、加算器１４、初期
値セレクタ１５及びレジスタ１６から構成されている。
演算器１１は、ＤＤＡの諸元であるプリセット値ＭＬ、
増分値ＰＤ及び減分値ＭＣを、長軸値Ｌ及び短軸値Ｓに
基づき演算する。図２に示される回路をコントローラ０
１として用いる場合には、長軸値Ｌ及び短軸値Ｓとして
そのＸ値ＸＬ及びＸＳを与える。逆に、コントローラ０
２として用いる場合には、長軸値Ｌ及び短軸値Ｓとして
そのＹ値ＹＬ及びＹＳを与える。

【００４５】長軸カウンタ１２には、長軸値Ｌがプリセ
ットされる。長軸カウンタ１２はダウンカウンタであ
り、カウントアップすると矩形画像の拡大縮小転送動作
が終了する。

【００４６】初期値セレクタ１５は、演算器１１により
演算された諸元の一つであるプリセット値ＭＬを、レジ
スタ１６にプリセットする機能を有している。プリセッ
ト以後は、加算器１４の出力をレジスタ１６に供給す
る。

【００４７】加算器１４は、レジスタ１６の内容ＲＥＧ
に加算値セレクタ１３から供給される加算値ＡＤＤを加
算して出力する。その際、加算値セレクタ１３は、増分
値ＰＤ及び減分値ＭＣのいずれかを選択して加算値ＡＤ
Ｄとして加算器１４に供給する。レジスタ１６は、加算
器１４においてキャリＣＡＲが生じている場合、これを
イネーブル信号ＥＮＢとする。

【００４８】本実施例においては、このイネーブル信号
ＥＮＢを利用して、矩形画像の拡大縮小転送が実行され
る。例えば拡大を行う場合は、図２の構成を有するコン
トローラ０１及び０２から、イネーブル信号ＥＮＢをリ
ードアドレスカウンタ０３及び０４のイネーブル端子に
入力する。ＲＥＧのキャリＣＡＲであるイネーブル信号
ＥＮＢは、後述するように、図２に示される回路のＤＤ
Ａ動作の結果に応じてオンする（ＥＮＢ＝１）。リード
アドレスカウンタ０３及び０４は、イネーブル信号ＥＮ
Ｂがオン（ＥＮＢ＝１）している時点で計数動作を実行
し、ソース側フレームメモリ０７のリードアドレス（Ｘ
ＲＡ，ＹＲＡ）を発生させる。イネーブル信号ＥＮＢが
オフしている（ＥＮＢ＝０）ときには、直前の値を維持
する（重複発生させる）。

【００４９】従って、ライトアドレスカウンタ０５及び
０６に単調な計数を実行させディスティネーション側フ
レームメモリ０８のライトアドレス（ＸＷＡ，ＹＷＡ）
を発生させる一方で、図２の構成を有するコントローラ
０１及び０２からイネーブル信号ＥＮＢをリードアドレ
スカウンタ０３及び０４に供給しコントローラ０１及び
０２の管理下でソース側フレームメモリ０７のリードア
ドレス（ＸＲＡ，ＹＲＡ）を発生させるようにすれば、
ソース側フレームメモリ０７上の矩形画像をディスティ
ネーション側フレームメモリ０８に拡大転送することが
できる。逆に、縮小を行う場合は、リードアドレスカウ
ンタ０３及び０４に単調な計数を実行させソース側フレ
ームメモリ０７のリードアドレス（ＸＲＡ，ＹＲＡ）を
発生させる一方で、図２の構成を有するコントローラ０
１及び０２からイネーブル信号ＥＮＢをライトアドレス
カウンタ０５及び０６にしコントローラ０１及び０２の
管理下でディスティネーション側フレームメモリ０８の
ライトアドレス（ＸＷＡ，ＹＷＡ）を発生させるように
すればよい。

【００５０】図３には、この実施例におけるコントロー
ラ０１及び０２のイネーブル信号ＥＮＢ発生動作が示さ
れている。

【００５１】この図に示されるように、使用者は、ま
ず、長軸値Ｌ及び短軸値Ｓを入力する（１０１）。この
入力に応じ、演算器１１は、ＤＤＡの諸元であるプリセ
ット値ＭＬ、増分値ＰＤ及び減分値ＭＣに、それぞれ−
Ｌ、２Ｓ及び２（Ｓ−Ｌ）をプリセットする（１０
２）。さらに、長軸カウンタ（NCOUNTER）１２には長軸
値Ｌが（１０３）、レジスタ（REGISTER）１６にはプリ
セット値ＭＬ＝−Ｌが、イネーブル信号ＥＮＢには０が
（１０４）、それぞれプリセットされる。レジスタ１６
へのプリセット値ＭＬのプリセットは、初期値セレクタ
１５により実行される。このようなプリセット動作が実
行された後、ステップ１０５〜１１４に係る繰り返し動
作に移行する。

【００５２】プリセット動作が終了した直後には、ま
ず、レジスタ１６からイネーブル信号ＥＮＢ＝０が出力
される（１０５）。この時点では長軸カウンタ１２の計
数値Ｎはまだ０に至っていないから、ステップ１０６の
判定条件であるＮ＝０は成立せず、ステップ１０８に移
行する。

【００５３】続くステップ１０８では、長軸カウンタ１
２の計数値Ｎがデクリメントされる。この時点ではイネ
ーブル信号ＥＮＢ＝０であるから、加算値セレクタ１３
は加算値ＡＤＤとして増分値ＰＤを選択する（１０９，
１１０）。加算の結果、ＲＥＧ＜０の状態が維持される
場合（１１２）、すなわちキャリＣＡＲが発生しない場
合、イネーブル信号ＥＮＢ＝０に引き続き設定され（１
１３）、逆にキャリＣＡＲが発生した場合にはイネーブ
ル信号ＥＮＢ＝１となる（１１４）。このイネーブル信
号ＥＮＢは、続くステップ１０５においてレジスタ１６
から出力される。

【００５４】従って、レジスタＲＥＧ１６の内容は、プ
リセット値であるＭＬ＝−Ｌから始まって、増分値ＰＤ
ずつインクリメントされていく。このインクリメントの
結果、ある時点で、ＲＥＧ＜０の状態からＲＥＧ≧０に
至る。ＲＥＧ≧０に至ると、キャリＣＡＲがイネーブル
信号ＥＮＢとして用いられＥＮＢ＝１となるから、加算
値セレクタ１３により加算値ＡＤＤとして減分値ＭＣ＝
２（Ｓ−Ｌ）が選択され、ＲＥＧに加算される（１０
９，１１１）。以上の動作は、ステップ１０８における
計数値Ｎのデクリメント操作の繰り返しにより長軸カウ
ンタ１２の計数値Ｎが０となるまで繰り返し実行される
（１０６，１０７）。

【００５５】なお、コントローラ０１には長軸値Ｌ及び
短軸値ＳとしてそのＸ方向の値ＸＬ及びＸＳ、コントロ
ーラ０２にはそのＹ方向の値ＹＬ及びＹＳを、入力して
いるため、Ｙ方向のアドレスカウンタ０４及び０６は、
アドレスカウンタ０３及び０５が１回カウントアップす
るごとにカウントする。

【００５６】以上説明した動作においては、キャリＣＡ
Ｒがあるか否か（ＲＥＧ≧０か否か）に応じ（１１２，
１０９）、ＲＥＧへの加算値ＡＤＤが選択されている
（１１０，１１１）。すなわち、キャリＣＡＲがイネー
ブル信号ＥＮＢとして用いられ、その値に応じてＲＥＧ
をインクリメントするか（ＰＤの加算）、デクリメント
するか（ＭＣの加算）を決定している。この様なＲＥＧ
の操作をＤＤＡ操作と呼ぶ。ＤＤＡ操作においては、Ｍ
Ｌ＝−ＬにプリセットされているＲＥＧに、ＲＥＧ≧０
となるまで増分値ＰＤ＝２Ｓが加算され、ＲＥＧ≧０と
なると減分値ＭＣ＝２（Ｓ−Ｌ）：負の値の加算により
ＲＥＧが一旦ＲＥＧ＜０の状態に戻される。その後は、
再びＲＥＧ≧０となるまで増分値ＰＤ＝２Ｓが加算され
る。この操作は、イネーブル信号ＥＮＢをオンさせるべ
きか否かを、増分値ＰＤ及び減分値ＭＣによる増分計算
により決定する操作であるといえる。本実施例において
は、この様なＤＤＡ操作によりイネーブル信号ＥＮＢを
発生させ、発生させたイネーブル信号ＥＮＢをリードア
ドレスカウンタ０３及び０４（拡大時）又はライトアド
レスカウンタ０５及び０６（縮小時）の制御に使用して
いる。

【００５７】次に、このようなコントローラ０１又は０
２の動作を、具体例を用いて説明する。図４（ａ）に
は、本実施例のコントローラ０１又は０２にＬ＝８，Ｓ
＝３を入力した場合の動作がタイミングチャートとして
示されている。

【００５８】まず、ステップ１０１においてＬ＝８，Ｓ
＝３が入力されると、演算器１１の動作によって（１０
２）、プリセット値ＭＬが−８に、増分値ＰＤが６に、
減分値ＭＣが−１０に、それぞれ設定される。長軸カウ
ンタ１２にはＮとして８が設定され（１０３）、ＲＥＧ
には−８が、イネーブル信号ＥＮＢには０が設定される
（１０４）。

【００５９】長軸カウンタ１２の計数値Ｎは、ステップ
１０８におけるデクリメント操作により、８から０まで
デクリメントされる。イネーブル信号ＥＮＢの値がプリ
セット時の値、すなわち０である間は、ＲＥＧに増分値
ＰＤが加算されるため（１０９，１１０）、ＲＥＧの値
は−８から−２へ、−２から＋４へと変化する。ＲＥＧ
の値が負である間はイネーブル信号ＥＮＢの値は０に維
持されるが（１１２，１１３）、ＲＥＧの値が＋４にな
るとイネーブル信号ＥＮＢの値は１に変化する（１１
２，１１４）。イネーブル信号ＥＮＢが１となるとステ
ップ１１１においてＲＥＧにＭＣ＝−１０が加算される
ため、ＲＥＧは＋４から−６に変化する。これに伴い、
イネーブル信号ＥＮＢの値は０に変化する（１１２，１
１３）。以下同様に、この様な動作が継続して実行され
る結果、イネーブル信号ＥＮＢの値は０、０、１、０、
１、０、０、１、０と変化することになる。

【００６０】この様な動作によって生成するイネーブル
信号ＥＮＢをリードアドレスカウンタ０３及び０４に供
給することにより、拡大転送を実行できる。すなわち、
リードアドレスカウンタ０３又は０４にこのようなイネ
ーブル信号ＥＮＢが供給されると、その内容はイネーブ
ル信号ＥＮＢがオン（ＥＮＢ＝１）の時にインクリメン
トされ、０、０、１、１、２、２、２、３、３の順で変
化する。この値をリードアドレスＸＲＡ又はＹＲＡとし
て用いると、リードアドレスが重複して発生しているた
め（すなわち０が２回、１が２回…というように連続し
て発生しているため）、ソース側フレームメモリ０７か
らの読み出しも同一アドレスのデータに対して重複して
実行されることとなる。一方で、ライトアドレスカウン
タ０５及び０６は単調に計数動作を実行しており、ライ
トアドレスは０から順に８までインクリメントされる。
従って、リードアドレス０、０、１、１、２、２、２、
３、３のデータが、ライトアドレス０、１、２、３、
４、５、６、７、８に書き込まれることとなる。

【００６１】従って、本実施例によれば、例えば図４
（ｂ）に示されるように、矩形画像をソース側フレーム
メモリ０７からディスティネーション側フレームメモリ
０８に拡大転送可能となる。図の例はＬ＝８，Ｓ＝３の
例であり、左側はソース側フレームメモリ０７上の矩形
画像、右側はディスティネーション側フレームメモリ０
８上の矩形画像である。図中左下がＸアドレス、Ｙアド
レス（ＸＡ，ＹＡ）＝（０，０）の原点であり、黒塗り
部分は重複してリードされ加えられた部分である。 図
５（ａ）には、本実施例のコントローラ０１又は０２に
Ｌ＝９，Ｓ＝６を入力した場合の動作がタイミングチャ
ートとして示されている。

【００６２】まず、ステップ１０１においてＬ＝９，Ｓ
＝６が入力されると、演算器１１の動作によって（１０
２）、プリセット値ＭＬが−９に、増分値ＰＤが１２
に、減分値ＭＣが−６に、それぞれ設定される。長軸カ
ウンタ１２にはＮとして９が設定され（１０３）、ＲＥ
Ｇには−９が、イネーブル信号ＥＮＢには０が設定され
る（１０４）。

【００６３】長軸カウンタ１２の計数値Ｎは、ステップ
１０８におけるデクリメント操作により９から０までデ
クリメントされる。初期的にはイネーブル信号ＥＮＢが
０でありＲＥＧに増分値ＰＤが加算されるため（１０
９，１１０）、ＲＥＧは−９から＋３へと変化する。こ
れに伴い、イネーブル信号ＥＮＢは１に変化する（１１
２，１１４）。次にステップ１０９を実行する際にはＥ
ＮＢ＝１であるから、ＲＥＧに減分値ＭＣが加算され
（１１１）、ＲＥＧは＋３から−３に変化し、ＥＮＢ＝
０となる（１１２，１１３）。以下同様に、この様な動
作が継続して実行される結果、イネーブル信号ＥＮＢの
値は０、１、０、１、１、０、１、１、０、１と変化す
る。

【００６４】この様な動作によって生成するイネーブル
信号ＥＮＢをライトアドレスカウンタ０５及び０６に供
給することにより、縮小転送を実行できる。すなわち、
ライトアドレスカウンタ０５又は０６にこのようなイネ
ーブル信号ＥＮＢが供給されると、その内容はイネーブ
ル信号ＥＮＢがオン（ＥＮＢ＝１）の時にインクリメン
トされ、０、１、１、２、３、３、４、５、５、６の順
で変化する。この値をライトアドレスＸＷＡ又はＹＷＡ
として用いると、ライトアドレスが重複して発生してい
るため（すなわち０が１回、１が２回…というように連
続して発生しているため）、ディスティネーション側フ
レームメモリ０８への書き込みも同一アドレスのデータ
に対して重複して実行されることとなる。一方で、リー
ドアドレスカウンタ０３及び０４は単調に計数動作を実
行するため、リードアドレスは０から順に９までインク
リメントされる。従って、リードアドレス０、１、２、
３、４、５、６、７、８、９のデータが、ライトアドレ
ス０、１、１、２、３、３、４、５、５、６に書き込ま
れることとなる。

【００６５】従って、本実施例によれば、例えば図５
（ｂ）に示されるように、矩形画像をソース側フレーム
メモリ０７からディスティネーション側フレームメモリ
０８に縮小転送可能となる。図の例はＬ＝９，Ｓ＝６の
例であり、左側はソース側フレームメモリ０７上の矩形
画像、右側はディスティネーション側フレームメモリ０
８上の矩形画像である。図中左下がＸアドレス、Ｙアド
レス（ＸＡ，ＹＡ）＝（０，０）の原点であり、黒塗り
部分は重複してリードされ減らされた部分である。

【００６６】このように、本実施例によれば、矩形画像
をソース側フレームメモリ０７からディスティネーショ
ン側フレームメモリ０８に拡大縮小転送できる。その
際、長軸値Ｌと短軸値Ｓを与えＤＤＡ操作を実行し、そ
の結果に基づきイネーブル信号ＥＮＢを発生させるよう
にしているため、拡大縮小転送の倍率を必要な任意の値
にすることができ、正確な拡大縮小が可能になる。ま
た、連続的拡大縮小時において倍率に応じたカウンタ設
定等に係るオーバヘッドも生じない。

【００６７】なお、以上の説明では、ソース側フレーム
メモリ０７及びディスティネーション側フレームメモリ
０８をＸ，Ｙ２次元のメモリとしていたが、これは一般
にｎ次元（ｎ＞１）メモリでよい。

【００６８】

【発明の効果】以上説明したように、本発明の矩形画像
の拡大装置によれば、ソース側フレームメモリ上にデー
タとして格納されている矩形画像の一辺（短軸）の長さ
を短軸値として、この矩形画像を転送格納すべきディス
ティネーション側フレームメモリの矩形領域の一辺（長
軸）の長さを長軸値として拡大転送制御手段に入力し、
短軸値及び長軸値に基づくＤＤＡの諸元演算、ＤＤＡに
よる読み出しアドレスカウンタの計数動作禁止タイミン
グの決定、決定されたタイミングに基づく読み出しアド
レスカウンタの計数動作の制御を実行するようにしたた
め、使用者がソース側フレームメモリ上の矩形画像の一
辺の長さ及びディスティネーション側フレームメモリ上
の矩形領域の一辺の長さを入力するのみで、すなわち拡
大倍率を設定することなく、ソース側フレームメモリ上
にデータとして格納されている矩形画像をディスティネ
ーション側フレームメモリ上に拡大して転送格納でき
る。従って、倍率の丸め等による誤差の発生が回避され
るため倍率を正確に制御可能になる。また、倍率設定に
伴うオーバヘッド、例えば拡大転送を連続的に実行する
場合のオーバヘッドが生じないため、拡大転送時のオー
バヘッドを短縮できる。また、本発明の矩形画像の縮小
装置によれば、ソース側フレームメモリ上にデータとし
て格納されている矩形画像の一辺（長軸）の長さを長軸
値として、この矩形画像を転送格納すべきディスティネ
ーション側フレームメモリの矩形領域の一辺（短軸）の
長さを短軸値として縮小転送制御手段に入力し、長軸値
及び短軸値に基づくＤＤＡの諸元演算、ＤＤＡによる読
み出しアドレスカウンタの計数動作禁止タイミングの決
定、決定されたタイミングに基づく読み出しアドレスカ
ウンタの計数動作の制御を実行するようにしたため、使
用者がソース側フレームメモリ上の矩形画像の一辺の長
さ及びディスティネーション側フレームメモリ上の矩形
領域の一辺の長さを入力するのみで、すなわち縮小倍率
を設定することなく、ソース側フレームメモリ上にデー
タとして格納されている矩形画像をディスティネーショ
ン側フレームメモリ上に縮小して転送格納できる。従っ
て、倍率の丸め等による誤差の発生が回避されるため倍
率を正確に制御可能になる。また、倍率設定に伴うオー
バヘッド、例えば縮小を連続的に実行する場合のオーバ
ヘッドが生じないため、縮小転送時のオーバヘッドを短
縮できる。

【００６９】本発明の画像処理装置によれば、ソース側
フレームメモリ及びディスティネーション側フレームメ
モリを備える画像処理装置（例えばディスプレイ装置、
プロッタ装置）に本発明の矩形画像の拡大装置又は縮小
装置を採用するようにしたため、上述の効果が画像処理
装置において得られる。また、本発明の矩形画像の拡大
装置及び縮小装置を共に設けることも可能である。その
場合、さらに、同一の回路を拡大転送制御手段及び縮小
転送制御手段として使用でき、装置構成の肥大化を防止
できる。

【００７０】そして、本発明の矩形画像の拡大転送制御
装置及び方法によれば、上述の拡大転送制御手段として
用い得る装置及び方法を実現できる。また、本発明の矩
形画像の縮小転送制御装置及び方法によれば、上述の縮
小転送制御手段として用い得る装置及び方法を実現でき
る。さらに、両者は、同一の回路構成で実現でき、拡大
転送の場合には拡大転送制御装置として、縮小転送の場
合には縮小転送制御装置として、切り換え使用できる。

【００７１】加えて、本発明は、一般にｎ次元（ｎは２
以上の整数）メモリであるソース側フレームメモリ及び
ディスティネーション側フレームメモリに適用できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る装置の全体回路構成を
示す図である。

【図２】この実施例においてコントローラとして使用さ
れイネーブル信号を発生させる回路の構成を示す図であ
る。

【図３】この実施例の動作の流れを示すフローチャート
である。

【図４】この実施例における拡大転送動作の一例（Ｌ＝
８，Ｓ＝３）を示す図であり、図４（ａ）はコントロー
ラ及びアドレスカウンタの動作並びにリード／ライトデ
ータの内容を示すタイミングチャートであり、図４
（ｂ）はソース側フレームメモリ上の矩形画像とディス
ティネーション側フレームメモリ上の矩形画像の関係
を、拡大転送時に重複発生により補ったデータを破線と
して示した平面図である。

【図５】この実施例における縮小転送動作の一例（Ｌ＝
９，Ｓ＝６）を示す図であり、図４（ａ）はコントロー
ラ及びアドレスカウンタの動作並びにリード／ライトデ
ータの内容を示すタイミングチャートであり、図４
（ｂ）はソース側フレームメモリ上の矩形画像とディス
ティネーション側フレームメモリ上の矩形画像の関係
を、縮小転送時に重複発生により欠落させたデータを破
線として示した平面図である。

【図６】一従来例に係る装置の全体回路構成を示す図で
ある。

【図７】この従来例においてコントローラとして使用さ
れイネーブル信号を発生させる回路の構成を示す図であ
る。

【図８】この従来例の動作を示すフローチャートであ
る。

【符号の説明】

０１ Ｘ側のコントローラ ０２ Ｙ側のコントローラ ０３ Ｘリードアドレスカウンタ ０４ Ｙリードアドレスカウンタ ０５ Ｘライトアドレスカウンタ ０６ Ｙライトアドレスカウンタ ０７ ソース側フレームメモリ ０８ ディスティネーション側フレームメモリ １１ 演算器 １２ 長軸カウンタ １３ 加算値セレクタ １４ 加算器 １５ 初期値セレクタ １６ レジスタ Ｌ 長軸値 ＸＬ 長軸値のＸ値 ＹＬ 長軸値のＹ値 Ｓ 短軸値 ＸＳ 短軸値のＸ値 ＹＳ 短軸値のＹ値 ＭＬ プリセット値 ＰＤ 増分値 ＭＣ 減分値 Ｎ 長軸カウンタの計数値 ＲＥＧ レジスタの内容 ＡＤＤ 加算値 ＣＡＲ キャリ ＥＮＢ イネーブル信号 ＸＲＡ Ｘリードアドレス ＹＲＡ Ｙリードアドレス ＸＷＡ Ｘライトアドレス ＹＷＡ Ｙライトアドレス ＤＡＴＡ リード／ライトデータ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ソース側フレームメモリからの読み出し
   アドレスを計数により発生させる読み出しアドレスカウ
   ンタと、ディスティネーション側フレームメモリへの書
   き込みアドレスを計数により発生させる書き込みアドレ
   スカウンタと、ソース側フレームメモリから読み出され
   たデータがディスティネーション側フレームメモリの複
   数個のアドレスに重複して書き込まれるよう、読み出し
   アドレスカウンタの計数動作を適宜禁止することにより
   ソース側フレームメモリからの読み出しアドレスを重複
   発生させる拡大転送制御手段と、を備え、ソース側フレ
   ームメモリ上にデータとして格納されている矩形画像を
   ディスティネーション側フレームメモリ上に拡大して転
   送格納する矩形画像の拡大装置において、 拡大転送制御手段が、 ソース側フレームメモリ上にデータとして格納されてい
   る矩形画像の一辺を短軸として、この矩形画像を転送格
   納すべきディスティネーション側フレームメモリの矩形
   領域の一辺を長軸としてそれぞれ扱いつつ、短軸の長さ
   を示す短軸値及び長軸の長さを示す長軸値に基づきディ
   ジタル微分解析の諸元を演算する手段と、 演算により得られた諸元に基づきディジタル微分解析を
   実行することにより、読み出しアドレスカウンタの計数
   動作を禁止するタイミングを決定する手段と、 その結果に基づき読み出しアドレスカウンタの計数動作
   を制御する手段と、 を備え、 短軸値及び長軸値の指定に応じてソース側フレームメモ
   リからディスティネーション側フレームメモリに矩形画
   像に係るデータの拡大転送を実行することを特徴とする
   矩形画像の拡大装置。
2. 【請求項２】 ソース側フレームメモリからの読み出し
   アドレスを計数により発生させる読み出しアドレスカウ
   ンタと、ディスティネーション側フレームメモリへの書
   き込みアドレスを計数により発生させる書き込みアドレ
   スカウンタと、ソース側フレームメモリから読み出され
   たデータの一部が間欠的に削除されつつディスティネー
   ション側フレームメモリに書き込まれるよう、書き込み
   アドレスカウンタの計数動作を適宜禁止することにより
   ディスティネーション側フレームメモリへの書き込みア
   ドレスを重複発生させる縮小転送制御手段と、を備え、
   ソース側フレームメモリ上にデータとして格納されてい
   る矩形画像をディスティネーション側フレームメモリ上
   に縮小して転送格納する矩形画像の縮小装置において、 縮小転送制御手段が、 ソース側フレームメモリ上にデータとして格納されてい
   る矩形画像の一辺を長軸として、この矩形画像を転送格
   納すべきディスティネーション側フレームメモリの矩形
   領域の一辺を短軸としてそれぞれ扱いつつ、長軸の長さ
   を示す長軸値及び短軸の長さを示す短軸値に基づきディ
   ジタル微分解析の諸元を演算する手段と、 演算により得られた諸元に基づきディジタル微分解析を
   実行することにより、書き込みアドレスカウンタの計数
   動作を禁止するタイミングを決定する手段と、 その結果に基づき書き込みアドレスカウンタの計数動作
   を制御する手段と、 を備え、 長軸値及び短軸値の指定に応じてソース側フレームメモ
   リからディスティネーション側フレームメモリに矩形画
   像に係るデータの縮小転送を実行することを特徴とする
   矩形画像の縮小装置。
3. 【請求項３】 矩形画像をデータとして格納するソース
   側フレームメモリと、 ソース側フレームメモリとからデータとして転送される
   矩形画像を格納可能なディスティネーション側フレーム
   メモリと、 請求項１又は２記載の矩形画像の拡大装置又は縮小装置
   と、 を備えることを特徴とする画像処理装置。
4. 【請求項４】 ソース側フレームメモリ上にデータとし
   て格納されている矩形画像の一辺を短軸として、この矩
   形画像を転送格納すべきディスティネーション側フレー
   ムメモリの矩形領域の一辺を長軸としてそれぞれ扱いつ
   つ、短軸の長さを示す短軸値及び長軸の長さを示す長軸
   値に基づきディジタル微分解析の諸元を演算する手段
   と、 演算により得られた諸元に基づきディジタル微分解析を
   実行することにより、ソース側フレームメモリからの読
   み出しアドレスを計数により発生させる読み出しアドレ
   スカウンタの計数動作を禁止するタイミングを決定する
   手段と、 その結果に基づき読み出しアドレスカウンタの計数動作
   を制御することにより、計数動作の禁止タイミングにお
   いて重複発生するよう、ソース側フレームメモリからの
   読み出しアドレスを制御する手段と、 を備え、 短軸値及び長軸値の指定に応じてソース側フレームメモ
   リからディスティネーション側フレームメモリに矩形画
   像に係るデータの拡大転送を制御することを特徴とする
   矩形画像の拡大転送制御装置。
5. 【請求項５】 ソース側フレームメモリ上にデータとし
   て格納されている矩形画像の一辺を長軸として、この矩
   形画像を転送格納すべきディスティネーション側フレー
   ムメモリの矩形領域の一辺を短軸としてそれぞれ扱いつ
   つ、長軸の長さを示す長軸値及び短軸の長さを示す短軸
   値に基づきディジタル微分解析の諸元を演算する手段
   と、 演算により得られた諸元に基づきディジタル微分解析を
   実行することにより、ディスティネーション側フレーム
   メモリへの書き込みアドレスを計数により発生させる書
   き込みアドレスカウンタの計数動作を禁止するタイミン
   グを決定する手段と、 その結果に基づき書き込みアドレスカウンタの計数動作
   を制御することにより、計数動作の禁止タイミングにお
   いて重複発生するよう、ディスティネーション側フレー
   ムメモリへの書き込みアドレスを制御する手段と、 を備え、 長軸値及び短軸値の指定に応じてソース側フレームメモ
   リからディスティネーション側フレームメモリに矩形画
   像に係るデータの縮小転送を制御することを特徴とする
   矩形画像の縮小転送制御装置。
6. 【請求項６】 ソース側フレームメモリ上にデータとし
   て格納されている矩形画像の一辺を短軸として、この矩
   形画像を転送格納すべきディスティネーション側フレー
   ムメモリの矩形領域の一辺を長軸としてそれぞれ扱いつ
   つ、短軸の長さを示す短軸値及び長軸の長さを示す長軸
   値に基づきディジタル微分解析の諸元を演算し、 演算により得られた諸元に基づきディジタル微分解析を
   実行することにより、ソース側フレームメモリからの読
   み出しアドレスを計数により発生させる読み出しアドレ
   スカウンタの計数動作を禁止するタイミングを決定し、 その結果に基づき読み出しアドレスカウンタの計数動作
   を制御することにより、計数動作の禁止タイミングにお
   いて重複発生するよう、ソース側フレームメモリからの
   読み出しアドレスを制御することにより、 ソース側フレームメモリにデータとして格納されている
   矩形画像をディスティネーション側フレームメモリに拡
   大して転送することを特徴とする矩形画像の拡大転送方
   法。
7. 【請求項７】 ソース側フレームメモリ上にデータとし
   て格納されている矩形画像の一辺を長軸として、この矩
   形画像を転送格納すべきディスティネーション側フレー
   ムメモリの矩形領域の一辺を短軸としてそれぞれ扱いつ
   つ、長軸の長さを示す長軸値及び短軸の長さを示す短軸
   値に基づきディジタル微分解析の諸元を演算し、 演算により得られた諸元に基づきディジタル微分解析を
   実行することにより、ディスティネーション側フレーム
   メモリへの書き込みアドレスを計数により発生させる書
   き込みアドレスカウンタの計数動作を禁止するタイミン
   グを決定し、 その結果に基づき書き込みアドレスカウンタの計数動作
   を制御することにより、計数動作の禁止タイミングにお
   いて重複発生するよう、ディスティネーション側フレー
   ムメモリへの書き込みアドレスを制御することにより、 ソース側フレームメモリにデータとして格納されている
   矩形画像をディスティネーション側フレームメモリに縮
   小して転送することを特徴とする矩形画像の縮小転送方
   法。
8. 【請求項８】 請求項１乃至７記載の装置又は方法にお
   いて、 ソース側フレームメモリ及びディスティネーション側フ
   レームメモリが、ｎ次元（ｎは２以上の整数）メモリで
   あることを特徴とする装置又は方法。