JPS6029855A - アドレス制御方式 - Google Patents
アドレス制御方式Info
- Publication number
- JPS6029855A JPS6029855A JP58138276A JP13827683A JPS6029855A JP S6029855 A JPS6029855 A JP S6029855A JP 58138276 A JP58138276 A JP 58138276A JP 13827683 A JP13827683 A JP 13827683A JP S6029855 A JPS6029855 A JP S6029855A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- circuit
- counter
- memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は主としてイメージデータを格納する一次元的構
造のメモリ装置に係り、特に該メモリ装置から二次元的
データ構造を持つイメージデータの転送を行う場合、該
イメージデータの二次元的属性を考慮して、Ｘ、Ｙ座椋
でのアトルシングによる二次元グイナミノク・メモリ・
アクセスを可能とし、且つメモリ資源のＸ、Ｙ方向の容
量の定義を可変となし得るアドレス制御方式に関する。
造のメモリ装置に係り、特に該メモリ装置から二次元的
データ構造を持つイメージデータの転送を行う場合、該
イメージデータの二次元的属性を考慮して、Ｘ、Ｙ座椋
でのアトルシングによる二次元グイナミノク・メモリ・
アクセスを可能とし、且つメモリ資源のＸ、Ｙ方向の容
量の定義を可変となし得るアドレス制御方式に関する。
（ｂ）従来技術と問題点
従来、−次元的メモリ構造のメモリ装置、Ｕ（Ｊち例え
ば縦方向に逐次的にアドレスを与え、横方向はメモリの
横方向の容量に見合ったデータ量で書込み／読出しを行
うことにより、縁方向のアドレスを指示するのめでデー
タの書込め／読出しを行うメモリ装置に於いて、本来二
次元的データ構造を持つイメージデータを扱うには、二
次元のイメージデータをラスク走査することにより、−
次元化してメモリ内に格納し、−次元のアドレス空間（
プログラムで参照することの出来るアドレスの範囲）内
でアドレス計算を行い、イメージデータを二次元的に扱
うという手法がとられており、アドレス計算のための負
担が大きかった。第１図は一次元メモリに二次元データ
を格納する動作を説明する図である。メモリ１にメモリ
１の原点０゜０より横軸Ｘ方向でＰ（×）、縦軸Ｙ方向
でＰ （ｙｌの位置にＸ方向がΔ（×）、Ｙ方向がΔｆ
ｙｌの大きさを持つイメージデータ２を格納する場合、
メモリ１のＹ方向のアｌ−レスＰ （ｙ）からＸ方向に
ラスク走査し、始点０からＰ （ｘｉの位置を計算し、
Ｐ （ＸｌからΔ（Ｘｌだけ連続したデータを書込み、
次にＹ方向のアドレスＰ （ｙｌを＋１して再び始点Ｏ
からＰ （Ｘｌの位置を計算し、Ｐ（×）からΔ（×）
だけ連続したデータを書込む動作を繰り返しΔ（ｙＪの
範囲を走査すれば完了する。
ば縦方向に逐次的にアドレスを与え、横方向はメモリの
横方向の容量に見合ったデータ量で書込み／読出しを行
うことにより、縁方向のアドレスを指示するのめでデー
タの書込め／読出しを行うメモリ装置に於いて、本来二
次元的データ構造を持つイメージデータを扱うには、二
次元のイメージデータをラスク走査することにより、−
次元化してメモリ内に格納し、−次元のアドレス空間（
プログラムで参照することの出来るアドレスの範囲）内
でアドレス計算を行い、イメージデータを二次元的に扱
うという手法がとられており、アドレス計算のための負
担が大きかった。第１図は一次元メモリに二次元データ
を格納する動作を説明する図である。メモリ１にメモリ
１の原点０゜０より横軸Ｘ方向でＰ（×）、縦軸Ｙ方向
でＰ （ｙｌの位置にＸ方向がΔ（×）、Ｙ方向がΔｆ
ｙｌの大きさを持つイメージデータ２を格納する場合、
メモリ１のＹ方向のアｌ−レスＰ （ｙ）からＸ方向に
ラスク走査し、始点０からＰ （ｘｉの位置を計算し、
Ｐ （ＸｌからΔ（Ｘｌだけ連続したデータを書込み、
次にＹ方向のアドレスＰ （ｙｌを＋１して再び始点Ｏ
からＰ （Ｘｌの位置を計算し、Ｐ（×）からΔ（×）
だけ連続したデータを書込む動作を繰り返しΔ（ｙＪの
範囲を走査すれば完了する。
従って一走査線上でＰ（×）の位置を毎回計算する必要
かあり、Ｘ方向のデータがアドレス不連続である為、−
回のダイナミック・メモリ・アクセス起動により連続し
てデータ転送することが不可能であり、ラスク単位のダ
イナミック・メモリ・アクセス起動を必要とし、且つア
ドレス計算の負担が大きいという欠点がある。
かあり、Ｘ方向のデータがアドレス不連続である為、−
回のダイナミック・メモリ・アクセス起動により連続し
てデータ転送することが不可能であり、ラスク単位のダ
イナミック・メモリ・アクセス起動を必要とし、且つア
ドレス計算の負担が大きいという欠点がある。
又メモリの構造自体を二次元的にする方法もあるが、メ
モリ制御回路が複雑となりハードウェアの量も増加し経
済的でない等の欠点がある。
モリ制御回路が複雑となりハードウェアの量も増加し経
済的でない等の欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、通常の一次元アドレ
ス構造のメモリ装置に於いて、二次元的なデータ構造を
持つイメージデータ等の取扱を容易にする為、イメージ
データのＸ、Ｙ座標指定及びＸ、Ｙ方向の大きさを指定
し、−回の起動による二次元ダイナミック・メモリ・ア
クセスを可能にすると共に、メモリのｘ、、Ｙ方向の容
量の設定を可変にすることにより、各種の大きさのイメ
ージデータを扱えるようにするアルレス制御方式を提供
することにある。
ス構造のメモリ装置に於いて、二次元的なデータ構造を
持つイメージデータ等の取扱を容易にする為、イメージ
データのＸ、Ｙ座標指定及びＸ、Ｙ方向の大きさを指定
し、−回の起動による二次元ダイナミック・メモリ・ア
クセスを可能にすると共に、メモリのｘ、、Ｙ方向の容
量の設定を可変にすることにより、各種の大きさのイメ
ージデータを扱えるようにするアルレス制御方式を提供
することにある。
（ｄ）発明の構成
本発明の構成はｍビットのアルレスを有するメモリをア
クセスして、任怠の矩形領域のデータ転送を行う装置に
於いて、ｍビットのアドレスのうち下位又は上位ｎビッ
トをＸ方向アドレス、上位又は下位ｍ −ｎビットをＹ
アドレスとして割当て、前記矩形領域のＸ方向及びＹ方
向のスタートアドレスとＸ方向及びＹ方向の転送サイズ
とを夫々セソ１−され、転送ずべきデータのＸ方向及び
Ｙ方向アドレスを発生ずるＸ方向制御手段とＹ方向制御
手段とを設け、且つＸ方向アト゛レスを表ずビット数ｎ
又はＹ方向ア１−レスを表ずビット数ｒｎ−ｎによりＸ
方向アドレス制御手段及びＹ方向アＩＳレス制御手段で
発生されるＸ方向ア１−゛レスとＹ方向アドレスを合成
する手段を設けて、この合成したアドレスによりメモリ
をアクセスするようにしたものである。
クセスして、任怠の矩形領域のデータ転送を行う装置に
於いて、ｍビットのアドレスのうち下位又は上位ｎビッ
トをＸ方向アドレス、上位又は下位ｍ −ｎビットをＹ
アドレスとして割当て、前記矩形領域のＸ方向及びＹ方
向のスタートアドレスとＸ方向及びＹ方向の転送サイズ
とを夫々セソ１−され、転送ずべきデータのＸ方向及び
Ｙ方向アドレスを発生ずるＸ方向制御手段とＹ方向制御
手段とを設け、且つＸ方向アト゛レスを表ずビット数ｎ
又はＹ方向ア１−レスを表ずビット数ｒｎ−ｎによりＸ
方向アドレス制御手段及びＹ方向アＩＳレス制御手段で
発生されるＸ方向ア１−゛レスとＹ方向アドレスを合成
する手段を設けて、この合成したアドレスによりメモリ
をアクセスするようにしたものである。
（ｅ）発明の実施例
本発明は、−次元アトレス構造のメモリ内に格納された
一次元化されたイメージデータのダイナミック・メモリ
・アクセス転送を行う際に、前記第１図に基づき説明し
た如く、ラスク車位のダイナミック・メモリ・アクセス
起動を行って、ラスク単位にイメージデータを転送する
必要があるという問題を解決する為、メモリのアトルス
をＸ、Ｙに分割しＸ方向のダイナミック・メモリ・アク
セスが終了する毎にＹを自動的にセントする回路を設け
、アドレス不連続の二次元データを一回のダイナミック
・メモリ・アクセス起動で転送出来るようにした。又ア
ドレスのＸ、Ｙ分割の位置を可変にすることにより、メ
モリ容量内で二次元空間の設定をＸ方向のべき束単位で
設定できるようにしたものである。又ｍビットのアドレ
スを持つメモリのｍビットのアドレスの内下位ｎピッＩ
・をＸ方向のアドレスに割り当てた場合、上位ｍ −ｎ
ピッ１−はＹ方向アドレスに、上位ｎビットをＸ方向の
アドレスに割り当てた場合、下位ｍ−ｎビットをＹ方向
アドレスに割り当てる。
一次元化されたイメージデータのダイナミック・メモリ
・アクセス転送を行う際に、前記第１図に基づき説明し
た如く、ラスク車位のダイナミック・メモリ・アクセス
起動を行って、ラスク単位にイメージデータを転送する
必要があるという問題を解決する為、メモリのアトルス
をＸ、Ｙに分割しＸ方向のダイナミック・メモリ・アク
セスが終了する毎にＹを自動的にセントする回路を設け
、アドレス不連続の二次元データを一回のダイナミック
・メモリ・アクセス起動で転送出来るようにした。又ア
ドレスのＸ、Ｙ分割の位置を可変にすることにより、メ
モリ容量内で二次元空間の設定をＸ方向のべき束単位で
設定できるようにしたものである。又ｍビットのアドレ
スを持つメモリのｍビットのアドレスの内下位ｎピッＩ
・をＸ方向のアドレスに割り当てた場合、上位ｍ −ｎ
ピッ１−はＹ方向アドレスに、上位ｎビットをＸ方向の
アドレスに割り当てた場合、下位ｍ−ｎビットをＹ方向
アドレスに割り当てる。
第２図は本発明の一実施例を示す回路のブロック図であ
る。例えばメモリの容量が６４にハイドとすると、１６
ビノトのアドレス線の内下位ｎビットをＸ方向のアト°
レス、残りの１６− ｎヒソ１−をＹ方向のアドレスと
しζ用いる。そして第１図に示すイメージデータ２の如
き矩形ｆ；Ｂ域の転送を考える。グイナミソク・メモリ
・アクセス起動と共にイメージデータ２を転送する為の
アドレスを指示する為、データバス１６を経てＸ、Ｙサ
イズ制御レジスタ９に前記ｎビットをセントし、Ｐ（×
）初期値レジスタ６に転送開始アト“レスＰ ｔｘ＋を
セットし、Ｐ （ｙｌ初期値レジスタ７に転送開始アド
レスＰ （ｙｌをセットする。又Δ（×）初期値レジス
タ５に転送するイメージデータ２のＸ方向の大きさを示
ずΔ（Ｘ）を、Δ（ｙｌカウンタ１４に転送するイメー
ジデータ２のＹ方向の大きさを示ずΔ（ｙｌを夫々セッ
トする。Ｐ （ｙ）初期値レジスタ７にセントされた転
送開始アドレスＰ （ｙｌはシフト回路８に於いて、Ｘ
、Ｙサイズ制御レジスタ９にセントされた前記ｎにより
左にｎビットシフトされＰ （ｙｌアドレスカカウンタ
２にセントされる。即ち、Ｙアドレスはメモリのアドレ
スの内上位１６−ｎピッ１−を構成する為、Ｐ （ｙｌ
アドレスカウンタ１２の上位１６−ｎビットにＰｔｙｉ
初期値レジスし７に格納されたＹアドレスをセットする
。Δ（Ｘｌ初期値レジスタ５にセソ！−されたΔ（×）
はΔ（×）カウンタ１０にセットされ、Ｐ（×）初期値
レジスタ６にセットされた転送開始アドレスＰ （Ｘｌ
はＰ（×）アドレスカウンタ１１にセソ１−される。ｎ
の範囲はＯ≦ｎ≦１５であるため、これに合わせてＰ（
×）アドレスカウンタ１１、Ｐ （ｙ）アドレスカウン
タ１２は１６ビノトの容量を持つ。
る。例えばメモリの容量が６４にハイドとすると、１６
ビノトのアドレス線の内下位ｎビットをＸ方向のアト°
レス、残りの１６− ｎヒソ１−をＹ方向のアドレスと
しζ用いる。そして第１図に示すイメージデータ２の如
き矩形ｆ；Ｂ域の転送を考える。グイナミソク・メモリ
・アクセス起動と共にイメージデータ２を転送する為の
アドレスを指示する為、データバス１６を経てＸ、Ｙサ
イズ制御レジスタ９に前記ｎビットをセントし、Ｐ（×
）初期値レジスタ６に転送開始アト“レスＰ ｔｘ＋を
セットし、Ｐ （ｙｌ初期値レジスタ７に転送開始アド
レスＰ （ｙｌをセットする。又Δ（×）初期値レジス
タ５に転送するイメージデータ２のＸ方向の大きさを示
ずΔ（Ｘ）を、Δ（ｙｌカウンタ１４に転送するイメー
ジデータ２のＹ方向の大きさを示ずΔ（ｙｌを夫々セッ
トする。Ｐ （ｙ）初期値レジスタ７にセントされた転
送開始アドレスＰ （ｙｌはシフト回路８に於いて、Ｘ
、Ｙサイズ制御レジスタ９にセントされた前記ｎにより
左にｎビットシフトされＰ （ｙｌアドレスカカウンタ
２にセントされる。即ち、Ｙアドレスはメモリのアドレ
スの内上位１６−ｎピッ１−を構成する為、Ｐ （ｙｌ
アドレスカウンタ１２の上位１６−ｎビットにＰｔｙｉ
初期値レジスし７に格納されたＹアドレスをセットする
。Δ（Ｘｌ初期値レジスタ５にセソ！−されたΔ（×）
はΔ（×）カウンタ１０にセットされ、Ｐ（×）初期値
レジスタ６にセットされた転送開始アドレスＰ （Ｘｌ
はＰ（×）アドレスカウンタ１１にセソ１−される。ｎ
の範囲はＯ≦ｎ≦１５であるため、これに合わせてＰ（
×）アドレスカウンタ１１、Ｐ （ｙ）アドレスカウン
タ１２は１６ビノトの容量を持つ。
クロックがΔ（Ｘｌカウンタ１０とＰ（×）アドレスカ
ウンタ１１に入り、１ハイドデータを転送する度にΔ（
×）カウンタ１０を−１し、Ｐ（×）アドレスカウンタ
１１を＋１する。即ぢΔ（に）カウンタ１０はイメージ
データ２のΔ（Ｘｌの範囲を走査するラスク走査の一走
査分が完了するのを監視し、Ｐ （ｘ＋アドレスカウン
ク１１はラスク走査の一走査分の各ハイ１〜毎のアドレ
スを示ず。Δ（Ｘｌカウンタ１０はセソ１−されたイメ
ージデータ２のＸ方向の大きさ八（Ｘ）が零となるとキ
ャリー信号を送出し、Δ（Ｘｌ初期値レジスタ５からΔ
（Ｘｌカウンタ１０に又Δ（×）を七ノ１−し、Ｐ （
Ｘｌ初期値レジスタ６からＰ（×）アドレスカウンタ１
１に転送開始アドレスＰ（×）を七ソトシ、Ｐ（ｙｌ初
期値レジスク７の値を＋１し、Δ（ｙｌカウンタ１４の
値を−１する。Ｐ （ｙｌ初期値レジスク７のト１され
た値はシフト回路８で又Ｘ、Ｙザイズ制御レジスタ９に
セットされているｎビットにより、左にｎヒツトシフト
されＰ （ｙｌアドレスカウンタ１２にセントされる。
ウンタ１１に入り、１ハイドデータを転送する度にΔ（
×）カウンタ１０を−１し、Ｐ（×）アドレスカウンタ
１１を＋１する。即ぢΔ（に）カウンタ１０はイメージ
データ２のΔ（Ｘｌの範囲を走査するラスク走査の一走
査分が完了するのを監視し、Ｐ （ｘ＋アドレスカウン
ク１１はラスク走査の一走査分の各ハイ１〜毎のアドレ
スを示ず。Δ（Ｘｌカウンタ１０はセソ１−されたイメ
ージデータ２のＸ方向の大きさ八（Ｘ）が零となるとキ
ャリー信号を送出し、Δ（Ｘｌ初期値レジスタ５からΔ
（Ｘｌカウンタ１０に又Δ（×）を七ノ１−し、Ｐ （
Ｘｌ初期値レジスタ６からＰ（×）アドレスカウンタ１
１に転送開始アドレスＰ（×）を七ソトシ、Ｐ（ｙｌ初
期値レジスク７の値を＋１し、Δ（ｙｌカウンタ１４の
値を−１する。Ｐ （ｙｌ初期値レジスク７のト１され
た値はシフト回路８で又Ｘ、Ｙザイズ制御レジスタ９に
セットされているｎビットにより、左にｎヒツトシフト
されＰ （ｙｌアドレスカウンタ１２にセントされる。
Ｐ （ｙｌアドレスカウンタ１２の出力は前記説明のイ
メージデータがＹ方向のアドレスで不連続であるものを
、連続させる動作をする。Ｘ、、Ｙサイズ制御レジスタ
９にセットされたｎビットはデコーダ１３でデコードさ
れ、マルチプレクサ１５に送出される。又Ｐ（×）アド
レスカウンタ１１とＰ （ｙｌアドレスカウンタ１２の
計数値もマルチプレクサ１５に送出される。
メージデータがＹ方向のアドレスで不連続であるものを
、連続させる動作をする。Ｘ、、Ｙサイズ制御レジスタ
９にセットされたｎビットはデコーダ１３でデコードさ
れ、マルチプレクサ１５に送出される。又Ｐ（×）アド
レスカウンタ１１とＰ （ｙｌアドレスカウンタ１２の
計数値もマルチプレクサ１５に送出される。
第３図はマルチプレクサ１５の詳細回路図を示す。Ｐ（
×）アドレスカウンタ１１の下位ビア ｈ ｘ Ｏから
上位ヒノｌ−ｘ １５までの各ビットは順にｘＯはＡＮ
Ｄ回路２１に、ｘｌはＡＮＤ回路２３に、ｘ２はＡ、Ｎ
Ｄ回路２５に、ｘｌ４はＡＮＤ回路２７に、ｘｌ５はＡ
ＮＤ回路２９に夫々送出される。
×）アドレスカウンタ１１の下位ビア ｈ ｘ Ｏから
上位ヒノｌ−ｘ １５までの各ビットは順にｘＯはＡＮ
Ｄ回路２１に、ｘｌはＡＮＤ回路２３に、ｘ２はＡ、Ｎ
Ｄ回路２５に、ｘｌ４はＡＮＤ回路２７に、ｘｌ５はＡ
ＮＤ回路２９に夫々送出される。
Ｐ （ｙｌアドレスカウンタ１２の下位ビットｙＯから
ｙｌ５までの各ビットは順にｙＯはＡＮＤ回路２２に、
ｙｌばＡＮＤＩ回路２４に、ｙ２はＡＮＩ）回路２６に
、ｙｌ４はＡＮＤ回路２８に、ｙｌ５はＡＮＤ回路３０
に夫々送出される。デコーダ１３の下位ビットＳＯから
Ｓ１５までの各ビットは順にｓＯはＡＮＤ回路２１とＮ
ＯＴ回路１６に、ＳｌはＡＮＤ回路２３とＮＯＴ回路１
７に、Ｓ２はＡＮＤ回路２５とＮＯＴ回路１８に、Ｓ１
４はＡＮＤ回路２７とＮＯＴ回路１９に、Ｓ１５はＡＮ
Ｄ回路２９とＮＯＴ回路２０に夫々送出される。
ｙｌ５までの各ビットは順にｙＯはＡＮＤ回路２２に、
ｙｌばＡＮＤＩ回路２４に、ｙ２はＡＮＩ）回路２６に
、ｙｌ４はＡＮＤ回路２８に、ｙｌ５はＡＮＤ回路３０
に夫々送出される。デコーダ１３の下位ビットＳＯから
Ｓ１５までの各ビットは順にｓＯはＡＮＤ回路２１とＮ
ＯＴ回路１６に、ＳｌはＡＮＤ回路２３とＮＯＴ回路１
７に、Ｓ２はＡＮＤ回路２５とＮＯＴ回路１８に、Ｓ１
４はＡＮＤ回路２７とＮＯＴ回路１９に、Ｓ１５はＡＮ
Ｄ回路２９とＮＯＴ回路２０に夫々送出される。
ＮＯＴ回路１６の出力はＡＮＤ回路２２に、ＮＯＴ回路
１７の出力ばＡＮＤ回路２４に、ＮＯＴ回路１８の出力
ばＡＮＤ回路２６に、ＮＯＴ回路１９の出力はＡＮＤ回
路２８に、ＮＯＴ回路２０の出力はＡＮＤ回路３０に夫
々送出される。従ってデコーダ１３の前記ｎビット（Ｘ
アドレスを表すビット）を例えば３ビツトとすればデコ
ーダ１２の下位ビン１〜ｓＱから５２はＰ（×）アドレ
スカウンタ１１のｘＯｌｘｌ、ｘ２を選択する為に１”
となるから、ＡＮＤ回路２１．２３．２５がオンとなり
Ｐ（×）アドレスカウンタ１１の下位３ピノ１−ｘＯか
らｘ２までをＯＲ回路３１，３２．３３を経て端子ＡＯ
からＡ２までに夫々送出する。残りの端子Ａ３からＡ１
５まではＰ ｆｙｌアドレスカウンタ１２のｙ３からｙ
１５までの各ビットをＡＮＤ回路２８．３０等がＯＲ回
路３４．３５等を経て送出する。Δｆｙ）カウンタ１４
はΔ（Ｘｉカウンタ１０がキャリー信号を送出する度に
−１する為、ラスク走査がイメージデータ２のΔ（ｙ１
分走査すると零となる。Δ（ｙｌカウンタ１４が零とな
るとキャリー信号を端子Ｂに送出し、グイナミソク・メ
モリ・アクセスを終了させる。上記の如く動作する為、
一度グイナミソク・メモリ・アクセスを起動すればイメ
ージデータ２をアドレスＰ （Ｘｌ、Ｐ ｆｙｌの位置
から端子ＡＯ〜Ａ１５に送出される連続するアドレスに
より転送可能となる。又前記ｎの値によりメモリ内で二
次元空間を任意に設定出来る。
１７の出力ばＡＮＤ回路２４に、ＮＯＴ回路１８の出力
ばＡＮＤ回路２６に、ＮＯＴ回路１９の出力はＡＮＤ回
路２８に、ＮＯＴ回路２０の出力はＡＮＤ回路３０に夫
々送出される。従ってデコーダ１３の前記ｎビット（Ｘ
アドレスを表すビット）を例えば３ビツトとすればデコ
ーダ１２の下位ビン１〜ｓＱから５２はＰ（×）アドレ
スカウンタ１１のｘＯｌｘｌ、ｘ２を選択する為に１”
となるから、ＡＮＤ回路２１．２３．２５がオンとなり
Ｐ（×）アドレスカウンタ１１の下位３ピノ１−ｘＯか
らｘ２までをＯＲ回路３１，３２．３３を経て端子ＡＯ
からＡ２までに夫々送出する。残りの端子Ａ３からＡ１
５まではＰ ｆｙｌアドレスカウンタ１２のｙ３からｙ
１５までの各ビットをＡＮＤ回路２８．３０等がＯＲ回
路３４．３５等を経て送出する。Δｆｙ）カウンタ１４
はΔ（Ｘｉカウンタ１０がキャリー信号を送出する度に
−１する為、ラスク走査がイメージデータ２のΔ（ｙ１
分走査すると零となる。Δ（ｙｌカウンタ１４が零とな
るとキャリー信号を端子Ｂに送出し、グイナミソク・メ
モリ・アクセスを終了させる。上記の如く動作する為、
一度グイナミソク・メモリ・アクセスを起動すればイメ
ージデータ２をアドレスＰ （Ｘｌ、Ｐ ｆｙｌの位置
から端子ＡＯ〜Ａ１５に送出される連続するアドレスに
より転送可能となる。又前記ｎの値によりメモリ内で二
次元空間を任意に設定出来る。
（ｆ）発明の詳細
な説明した如く、本発明は一次元メモリ内の任意の矩形
領域のグイナミノク・メモリ・アクセス転送を一回のバ
ラメーク設定と起動により実施することが可能な為、イ
メージデータ等の二次元データ構造を持つ情報の取扱を
高速に行える。又二次元論理空間の定義をＸ、Ｙアドレ
スの分割位置、即ち前記ｎを変更することで可変出来る
為、縦長、横長、正方形等イメージデータの形に応した
二次元空間を任意に設定出来る。
領域のグイナミノク・メモリ・アクセス転送を一回のバ
ラメーク設定と起動により実施することが可能な為、イ
メージデータ等の二次元データ構造を持つ情報の取扱を
高速に行える。又二次元論理空間の定義をＸ、Ｙアドレ
スの分割位置、即ち前記ｎを変更することで可変出来る
為、縦長、横長、正方形等イメージデータの形に応した
二次元空間を任意に設定出来る。
第１図は一次元メモリに二次元データを格納する動作を
説明する図、第２図は本発明の一実施例を示す回路のブ
ロック図、第３図はマルチプレクサ１５の詳細回路図で
ある。 ５はΔ（×）初期値レジスタ、６はＰ （Ｘ）初期値レ
ジスタ、７はＰ （ｙｌｌ初期値レジスフ８はシフト回
路、９はＸ１Ｙサイズ制御レジスタ、１０はΔ（×）カ
ウンタ、１１はＰ （Ｘｌアドレスカカウンタ１２はＰ
ｆｙｌアドレスカウンタ、１３はデコーダ、１４はΔ
ｆｙｌカウンタ、１５はマルチプレクサである。
説明する図、第２図は本発明の一実施例を示す回路のブ
ロック図、第３図はマルチプレクサ１５の詳細回路図で
ある。 ５はΔ（×）初期値レジスタ、６はＰ （Ｘ）初期値レ
ジスタ、７はＰ （ｙｌｌ初期値レジスフ８はシフト回
路、９はＸ１Ｙサイズ制御レジスタ、１０はΔ（×）カ
ウンタ、１１はＰ （Ｘｌアドレスカカウンタ１２はＰ
ｆｙｌアドレスカウンタ、１３はデコーダ、１４はΔ
ｆｙｌカウンタ、１５はマルチプレクサである。
Claims (1)
- ｍビットのアドレスを有するメモリをアクセスして、任
意の矩形領域のデータ転送を行う装置に於いて、ｍビッ
トのアドレスのうち下位又は上位ｎビ・７トをＸ方向ア
ドレス、上位又は下位ｍ −ｒｌビ、トをＹアドレスと
して割当て、前記矩形領域のＸ方向及びＹ方向のスター
トアドレスとＸ方向及びＹ方向の転送サイズとを人々セ
ットされ、転送ずべきデータのＸ方向及びＹ方向アドレ
スを発生ずるＸ方向制御手段とＹ方向制御手段とを設け
、且つＸ方向アドレスを表ずピント数ｎ又はＹ方向アド
レスを表ずビット数ｒｎ−ｒｉによりＸ方向アドレス制
御手段及びＹ方向−７ドレス制御手段で発生されるＸ方
向アドレスとＹ方向アドレスを合成する手段を設レノで
、この合成したアドレスによりメモリをアクセスするこ
とを特徴とするアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138276A JPS6029855A (ja) | 1983-07-28 | 1983-07-28 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138276A JPS6029855A (ja) | 1983-07-28 | 1983-07-28 | アドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029855A true JPS6029855A (ja) | 1985-02-15 |
Family
ID=15218127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138276A Pending JPS6029855A (ja) | 1983-07-28 | 1983-07-28 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029855A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228582A (ja) * | 1985-04-02 | 1986-10-11 | Sharp Corp | 画像処理装置 |
| JPH01239643A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | メモリ装置 |
| JPH02140846A (ja) * | 1988-11-22 | 1990-05-30 | Tokyo Electric Co Ltd | イメージ・バッファの制御方法 |
| JPH05108581A (ja) * | 1991-10-17 | 1993-04-30 | Fujitsu Ltd | データ転送制御方式 |
| JPH07121433A (ja) * | 1993-06-10 | 1995-05-12 | Nec Corp | 画像記憶装置のアドレス発生方式 |
| EP1055886A2 (en) | 1999-05-25 | 2000-11-29 | Matsushita Electric Industrial Co., Ltd. | Control device of air contitioning system |
-
1983
- 1983-07-28 JP JP58138276A patent/JPS6029855A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228582A (ja) * | 1985-04-02 | 1986-10-11 | Sharp Corp | 画像処理装置 |
| JPH01239643A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | メモリ装置 |
| JPH02140846A (ja) * | 1988-11-22 | 1990-05-30 | Tokyo Electric Co Ltd | イメージ・バッファの制御方法 |
| JPH05108581A (ja) * | 1991-10-17 | 1993-04-30 | Fujitsu Ltd | データ転送制御方式 |
| JPH07121433A (ja) * | 1993-06-10 | 1995-05-12 | Nec Corp | 画像記憶装置のアドレス発生方式 |
| EP1055886A2 (en) | 1999-05-25 | 2000-11-29 | Matsushita Electric Industrial Co., Ltd. | Control device of air contitioning system |
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