JPH0425893A - 画像メモリのアクセス制御装置 - Google Patents
画像メモリのアクセス制御装置Info
- Publication number
- JPH0425893A JPH0425893A JP2130708A JP13070890A JPH0425893A JP H0425893 A JPH0425893 A JP H0425893A JP 2130708 A JP2130708 A JP 2130708A JP 13070890 A JP13070890 A JP 13070890A JP H0425893 A JPH0425893 A JP H0425893A
- Authority
- JP
- Japan
- Prior art keywords
- address
- image memory
- signal
- access
- coordinate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はＤＲＡＭで構成されたメモリと描画座標発生回
路を備えた表示制御装置において、特に直線の高速描画
が可能なように画像メモリのアクセスを制御する装置に
関する。 なお、以下各図において同一の符号は同一もしくは相当
部分を示す。
路を備えた表示制御装置において、特に直線の高速描画
が可能なように画像メモリのアクセスを制御する装置に
関する。 なお、以下各図において同一の符号は同一もしくは相当
部分を示す。
第４図はＤＲＡＭからなる画像メモリ１１に対する従来
の表示制御装置の構成を示すブロック図、第５図は第４
図における画像メモリ１１へのアクセス信号の変化を示
すタイムチャートである。 第４図において描画座標発生回路１は、描画座標を発生
するごとに、描画座標のＸアドレス２゜Ｙアドレス３お
よびアクセス信号６を出力する。 アドレス制御回路４はＹアドレス３をロウ（Ｒｏ ｗ、
列の意）アドレス、Ｘアドレス２をコラム（Ｃｏ １
ｕｍｎ、行の意）アドレスに割当て、アドレス切換信号
８が“Ｈ”のときはロウアドレス（Ｙアドレス）３を、
同じくアドレス切換信号８が°“１． ＋１のときはコ
ラムアドレス（Ｘアドレス）２を選択し、画像メモリア
ドレス５として出力する。 ＲＡＳ −ＣＡＳ発生回路７はアクセス信号６を受けた
ならば、第５図のタイムチャートに示すようなタイミン
グでアクティブロウのＲＡＳ信号１０゜ＣＡＳ信号９お
よび“Ｈ″、Ｌ”のアドレス切換信号８を出力して、Ｄ
ＲＡＭで構成された画像メモ１月１のアクセスを制御す
る（つまり画像メモリ１１にロウアドレス（Ｙアドレス
）とコラムアドレス（Ｘアドレス）とを与える）。
の表示制御装置の構成を示すブロック図、第５図は第４
図における画像メモリ１１へのアクセス信号の変化を示
すタイムチャートである。 第４図において描画座標発生回路１は、描画座標を発生
するごとに、描画座標のＸアドレス２゜Ｙアドレス３お
よびアクセス信号６を出力する。 アドレス制御回路４はＹアドレス３をロウ（Ｒｏ ｗ、
列の意）アドレス、Ｘアドレス２をコラム（Ｃｏ １
ｕｍｎ、行の意）アドレスに割当て、アドレス切換信号
８が“Ｈ”のときはロウアドレス（Ｙアドレス）３を、
同じくアドレス切換信号８が°“１． ＋１のときはコ
ラムアドレス（Ｘアドレス）２を選択し、画像メモリア
ドレス５として出力する。 ＲＡＳ −ＣＡＳ発生回路７はアクセス信号６を受けた
ならば、第５図のタイムチャートに示すようなタイミン
グでアクティブロウのＲＡＳ信号１０゜ＣＡＳ信号９お
よび“Ｈ″、Ｌ”のアドレス切換信号８を出力して、Ｄ
ＲＡＭで構成された画像メモ１月１のアクセスを制御す
る（つまり画像メモリ１１にロウアドレス（Ｙアドレス
）とコラムアドレス（Ｘアドレス）とを与える）。
しかしながら上記の従来装置では、描画座標としての（
Ｘアドレス２．Ｙアドレス３）を高速に発生しても、画
像メモリの通常のライトサイクル時間以上に速く描画を
行うことができないという問題がある。 そこで本発明はこの問題を解消できる画像メモリのアク
セス制御装置を提供することを課題とする。
Ｘアドレス２．Ｙアドレス３）を高速に発生しても、画
像メモリの通常のライトサイクル時間以上に速く描画を
行うことができないという問題がある。 そこで本発明はこの問題を解消できる画像メモリのアク
セス制御装置を提供することを課題とする。
前記の課題を解決するために本発明の装置は、ｒＸ座標
をコラムアドレス、Ｘ座標をロウアドレスに割付けたＤ
ＲＡＭで構成された画像メモリ（１１など）および描画
座標発生回路（１八など）を備えた表示制御装置におい
て、 前記描画座標発生回路にて生成された座標のＸ座標が変
化しないでＸ座標だけが変化した場合には、ページモー
ドで前記画像メモリをアクセスし、同じくＸ座標が変化
した場合には、通常のアクセスモードで前記画像メモリ
をアクセスする手段（アドレス制御回路４．ＲＡＳ−Ｃ
ＡＳ発生回路７Ａなど）を備えた１ものとする。
をコラムアドレス、Ｘ座標をロウアドレスに割付けたＤ
ＲＡＭで構成された画像メモリ（１１など）および描画
座標発生回路（１八など）を備えた表示制御装置におい
て、 前記描画座標発生回路にて生成された座標のＸ座標が変
化しないでＸ座標だけが変化した場合には、ページモー
ドで前記画像メモリをアクセスし、同じくＸ座標が変化
した場合には、通常のアクセスモードで前記画像メモリ
をアクセスする手段（アドレス制御回路４．ＲＡＳ−Ｃ
ＡＳ発生回路７Ａなど）を備えた１ものとする。
画像メモリを構成するＤＲＡＭＯロウアドレスをＸ座標
のアドレスに、コラムアドレスをＸ座標のアドレスにそ
れぞれ割当て、描画座標発生回路が発生したＸ、Ｘ座標
がＸ座標だけの変化の場合には、ＤＲＡＭのページモー
ド（つまりＲＡＳ信号１０を“Ｌ”に保ったままＣＡＳ
信号９の“′Ｈ”−“Ｌ”の変化を繰返すことで、画像
メモリに対し、ロウアドレス（Ｙアドレス）を変えるこ
となくコラムアドレス（Ｘアドレス）の変化のみを与え
るモード）を使用して画像メモリをアクセスする手段を
付加する。 即ち直線の描画の際は、この直線がＸ軸に対し４５°未
溝の傾きを持つ場合には、Ｘ座標不変のまま、Ｘ座標が
アドレスのインクリメントによって所定回数変化する動
作が繰返されて、その描画が行われる。このようにＸ座
標だけが変化する描画が続く場合には、ＤＲＡＭからな
る画像メモリをページモードでアクセスできるため、描
画を高速にすることができる。
のアドレスに、コラムアドレスをＸ座標のアドレスにそ
れぞれ割当て、描画座標発生回路が発生したＸ、Ｘ座標
がＸ座標だけの変化の場合には、ＤＲＡＭのページモー
ド（つまりＲＡＳ信号１０を“Ｌ”に保ったままＣＡＳ
信号９の“′Ｈ”−“Ｌ”の変化を繰返すことで、画像
メモリに対し、ロウアドレス（Ｙアドレス）を変えるこ
となくコラムアドレス（Ｘアドレス）の変化のみを与え
るモード）を使用して画像メモリをアクセスする手段を
付加する。 即ち直線の描画の際は、この直線がＸ軸に対し４５°未
溝の傾きを持つ場合には、Ｘ座標不変のまま、Ｘ座標が
アドレスのインクリメントによって所定回数変化する動
作が繰返されて、その描画が行われる。このようにＸ座
標だけが変化する描画が続く場合には、ＤＲＡＭからな
る画像メモリをページモードでアクセスできるため、描
画を高速にすることができる。
次に第１図ないし第３図を用いて本発明の詳細な説明す
る。第１図は本発明の一実施例としての構成を示すブロ
ック回路図で第４図に対応し、また第２図は第１図にお
ける画像メモリ１１へのアクセス信号のタイムチャート
で第５図に対応する。 第１図においては第４図に対し、描画座標発註路および
ＲＡＳ −ＣＡＳ発生回路がそれぞれ新たな回路ＩＡ、
７Ａに置換わっている。そして新たな描画座標発生回路
ＩＡは直線発生器１６．Ｘアドレスカウンタ１２．Ｙア
ドレスカウンタ１３からなり、また新たなＲＡＳ −Ｃ
ＡＳ発生回路７Ａは描画座標発生回路ＩＡからアクセス
信号６のほかに、Ｙアドレス制御信号１５を入力して、
ＲＡＳ信号１０゜ＣＡＳ信号９．アドレス切換信号８を
出力する。 直線発生器１６は直線の座標を計算し、それぞれＸアド
レスカウンタ１２．Ｙアドレスカウンタ１３を介しＸア
ドレス２．Ｙアドレス３を変化させるＸアドレス制御信
号１４．Ｙアドレス制御信号１５を出力する。Ｘアドレ
ス制御信号１４．Ｙアドレス制御信号１５はそれぞれ次
の第１表、第２表に示すようにＸアドレスカウンタ１２
．Ｙアドレスカウンタ１３但し第１表でＸアドレスカウ
ンタ１２の不変とは、その出力のＸアドレス２を不変に
保つことを意味し、インクリメント、デクリメントとは
Ｘアドレス２を図外のクロック信号に同期してそれぞれ
インクリメント、デクリメントすることを意味し、初期
値のロードとは直線発生器１６内の図外の手段から与え
られる初期値をロードしてＸアドレスとして出力するこ
とを意味している。また以上の動作は第２表のＸアドレ
スカウンタ１３についても、Ｘアドレス２がＹアドレス
３に置換わるだけで同様である。 ＲＡＳ −ＣＡＳ発生回路７ＡはＹアドレス制御信号１
５に応じて次の第３表のように画像メモリ１１へのアク
セスモードを切換える制御を行う。 次に第１図を参照しつつ第２図を説明する。 お第２図（および後述の第３図）の画像メモリアドレス
５のタイムチャート内のＲはロウアドレス（Ｙアドレス
）を意味し、Ｃはコラムアドレス（Ｘアドレス）を意味
するものとする。 さて通常のアクセスモードの次のアクセスにおいて、Ｙ
アドレスが変化しない場合は、ＲＡＳ・ＣＡＳ発生回路
７Ａがページモードとなり、第２図のタイムチャートの
ようにアドレス切換信号８およびＲＡＳ信号１０を“Ｌ
”にしたまま、ＣＡＳ信号９を°゛Ｈ”−“Ｌ”に変化
させる。またページモードの次のアクセスにおいて、Ｙ
アドレスが変化する場合（Ｘアドレスカウンタ１２がイ
ンクリメント、デクリメントまたはロードの場合）には
、ＲＡＳ信号１０も“Ｈ”にして、通常のアクセスモー
ドを行う。 第３図は具体的な直線描画時における画像メモリへのア
クセス時間を従来方式と本発明の方式とで比較した図で
ある。 即ち第３図（Ａ）は描画対象の直線の一部（線分）を示
し、■〜■はこの直線上の順番に並んだ座標点であるも
のとする。 次に第３図（Ｂ）は従来方式により座標点■〜■を順次
アクセスした場合のＲＡＳ信号１０． ＣＡＳ信号１
１１画像メモリアドレス５の変化を示すタイムチャート
であり、また第３図（Ｃ）は本発明の方式により座標点
■〜■を順次アクセスした場合の第３図（Ｂ）に対応す
るタイムチャートである。 即ち同図（Ｃ）のように５回のアクセスのうち３回のア
クセスにページモードが使われるため、第３図（Ｂ）と
比べて短い時間に描画が終了する。
る。第１図は本発明の一実施例としての構成を示すブロ
ック回路図で第４図に対応し、また第２図は第１図にお
ける画像メモリ１１へのアクセス信号のタイムチャート
で第５図に対応する。 第１図においては第４図に対し、描画座標発註路および
ＲＡＳ −ＣＡＳ発生回路がそれぞれ新たな回路ＩＡ、
７Ａに置換わっている。そして新たな描画座標発生回路
ＩＡは直線発生器１６．Ｘアドレスカウンタ１２．Ｙア
ドレスカウンタ１３からなり、また新たなＲＡＳ −Ｃ
ＡＳ発生回路７Ａは描画座標発生回路ＩＡからアクセス
信号６のほかに、Ｙアドレス制御信号１５を入力して、
ＲＡＳ信号１０゜ＣＡＳ信号９．アドレス切換信号８を
出力する。 直線発生器１６は直線の座標を計算し、それぞれＸアド
レスカウンタ１２．Ｙアドレスカウンタ１３を介しＸア
ドレス２．Ｙアドレス３を変化させるＸアドレス制御信
号１４．Ｙアドレス制御信号１５を出力する。Ｘアドレ
ス制御信号１４．Ｙアドレス制御信号１５はそれぞれ次
の第１表、第２表に示すようにＸアドレスカウンタ１２
．Ｙアドレスカウンタ１３但し第１表でＸアドレスカウ
ンタ１２の不変とは、その出力のＸアドレス２を不変に
保つことを意味し、インクリメント、デクリメントとは
Ｘアドレス２を図外のクロック信号に同期してそれぞれ
インクリメント、デクリメントすることを意味し、初期
値のロードとは直線発生器１６内の図外の手段から与え
られる初期値をロードしてＸアドレスとして出力するこ
とを意味している。また以上の動作は第２表のＸアドレ
スカウンタ１３についても、Ｘアドレス２がＹアドレス
３に置換わるだけで同様である。 ＲＡＳ −ＣＡＳ発生回路７ＡはＹアドレス制御信号１
５に応じて次の第３表のように画像メモリ１１へのアク
セスモードを切換える制御を行う。 次に第１図を参照しつつ第２図を説明する。 お第２図（および後述の第３図）の画像メモリアドレス
５のタイムチャート内のＲはロウアドレス（Ｙアドレス
）を意味し、Ｃはコラムアドレス（Ｘアドレス）を意味
するものとする。 さて通常のアクセスモードの次のアクセスにおいて、Ｙ
アドレスが変化しない場合は、ＲＡＳ・ＣＡＳ発生回路
７Ａがページモードとなり、第２図のタイムチャートの
ようにアドレス切換信号８およびＲＡＳ信号１０を“Ｌ
”にしたまま、ＣＡＳ信号９を°゛Ｈ”−“Ｌ”に変化
させる。またページモードの次のアクセスにおいて、Ｙ
アドレスが変化する場合（Ｘアドレスカウンタ１２がイ
ンクリメント、デクリメントまたはロードの場合）には
、ＲＡＳ信号１０も“Ｈ”にして、通常のアクセスモー
ドを行う。 第３図は具体的な直線描画時における画像メモリへのア
クセス時間を従来方式と本発明の方式とで比較した図で
ある。 即ち第３図（Ａ）は描画対象の直線の一部（線分）を示
し、■〜■はこの直線上の順番に並んだ座標点であるも
のとする。 次に第３図（Ｂ）は従来方式により座標点■〜■を順次
アクセスした場合のＲＡＳ信号１０． ＣＡＳ信号１
１１画像メモリアドレス５の変化を示すタイムチャート
であり、また第３図（Ｃ）は本発明の方式により座標点
■〜■を順次アクセスした場合の第３図（Ｂ）に対応す
るタイムチャートである。 即ち同図（Ｃ）のように５回のアクセスのうち３回のア
クセスにページモードが使われるため、第３図（Ｂ）と
比べて短い時間に描画が終了する。
本発明によれば、描画座標生成回路１がＹアドレス３を
変化させない場合、画面メモリへのアクセスがページモ
ードで行われるようにしたので、高速な直線描画を実現
できる。
変化させない場合、画面メモリへのアクセスがページモ
ードで行われるようにしたので、高速な直線描画を実現
できる。
第１図は本発明の一実施例としての構成を示すブロック
回路図、 第２図は第１図での画像メモリアクセスのタイムチャー
ト、 第３図は具体的な直線描画時における本発明の画像メモ
リアクセス時間を従来と比較した図、第４図は第１図に
対応する従来のブロック回路図、 第５図は第４図での画像メモリアクセスのタイムチャー
トである。 ＩＡ ：描画座標発生回路、２：Ｘアドレス、３：Ｙア
ドレス、４ニアドレス制御回路、５：画像メモリアドレ
ス、６：アクセス信号、７Ａ：ＲＡＳ・ＣＡＳ発生回路
、８ニアドレス切換信号、９：ＣＡＳ信号、１０：ＲＡ
Ｓ信号、工１：画像メモリ、１２：Ｘアドレスカウンタ
、１３：Ｙアドレスカウンタ、１４：Ｘアドレス制御信
号、１５：Ｙアドレス制御信号、１６：直線発生器。 第 図
回路図、 第２図は第１図での画像メモリアクセスのタイムチャー
ト、 第３図は具体的な直線描画時における本発明の画像メモ
リアクセス時間を従来と比較した図、第４図は第１図に
対応する従来のブロック回路図、 第５図は第４図での画像メモリアクセスのタイムチャー
トである。 ＩＡ ：描画座標発生回路、２：Ｘアドレス、３：Ｙア
ドレス、４ニアドレス制御回路、５：画像メモリアドレ
ス、６：アクセス信号、７Ａ：ＲＡＳ・ＣＡＳ発生回路
、８ニアドレス切換信号、９：ＣＡＳ信号、１０：ＲＡ
Ｓ信号、工１：画像メモリ、１２：Ｘアドレスカウンタ
、１３：Ｙアドレスカウンタ、１４：Ｘアドレス制御信
号、１５：Ｙアドレス制御信号、１６：直線発生器。 第 図
Claims (1)
- 【特許請求の範囲】 １）Ｘ座標をコラムアドレス、Ｙ座標をロウアドレスに
割付けたＤＲＡＭで構成された画像メモリおよび描画座
標発生回路を備えた表示制御装置において、 前記描画座標発生回路にて生成された座標のＹ座標が変
化しないでＸ座標だけが変化した場合には、ページモー
ドで前記画像メモリをアクセスし、同じくＹ座標が変化
した場合には、通常のアクセスモードで前記画像メモリ
をアクセスする手段を備えたことを特徴とする画像メモ
リのアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130708A JPH0425893A (ja) | 1990-05-21 | 1990-05-21 | 画像メモリのアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130708A JPH0425893A (ja) | 1990-05-21 | 1990-05-21 | 画像メモリのアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425893A true JPH0425893A (ja) | 1992-01-29 |
Family
ID=15040722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130708A Pending JPH0425893A (ja) | 1990-05-21 | 1990-05-21 | 画像メモリのアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996000249A1 (en) | 1994-06-23 | 1996-01-04 | Nippon Paper Industries Co., Ltd. | Aqueous resin composition, process for producing the same, and use thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134544A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | メモリアクセス方式 |
| JPH0290246A (ja) * | 1988-09-27 | 1990-03-29 | Sharp Corp | スタガ格子配列メモリのアクセス方式 |
| JPH0333952A (ja) * | 1989-06-29 | 1991-02-14 | Shikoku Nippon Denki Software Kk | 画像メモリ書込装置 |
-
1990
- 1990-05-21 JP JP2130708A patent/JPH0425893A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134544A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | メモリアクセス方式 |
| JPH0290246A (ja) * | 1988-09-27 | 1990-03-29 | Sharp Corp | スタガ格子配列メモリのアクセス方式 |
| JPH0333952A (ja) * | 1989-06-29 | 1991-02-14 | Shikoku Nippon Denki Software Kk | 画像メモリ書込装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996000249A1 (en) | 1994-06-23 | 1996-01-04 | Nippon Paper Industries Co., Ltd. | Aqueous resin composition, process for producing the same, and use thereof |
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