JPH0457124B2 - - Google Patents
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- JPH0457124B2 JPH0457124B2 JP57045877A JP4587782A JPH0457124B2 JP H0457124 B2 JPH0457124 B2 JP H0457124B2 JP 57045877 A JP57045877 A JP 57045877A JP 4587782 A JP4587782 A JP 4587782A JP H0457124 B2 JPH0457124 B2 JP H0457124B2
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Description
【発明の詳細な説明】
本発明はモノリシツク集積回路増幅器に関し、
特にマイクロ波帯におけるモノリシツク集積回路
増幅器に関する。
特にマイクロ波帯におけるモノリシツク集積回路
増幅器に関する。
従来、マイクロ波帯の集積回路増幅器は、単体
の能動素子とその外部に容量性あるいは誘導性ス
タブによる整合回路によつて構成されていた。こ
れに対して整合回路にキヤパシタ或いはインダク
タ等の集中定数素子を用い、この整合回路と能動
素子とを半導体基板に一体化構成し、小型・軽量
で大量生産可能なモノリシツク集積回路増幅基が
検討されてきている。以下、能動素子にガリウム
砒素電界効果トランジスタを用いたＸ帯モノリシ
ツク集積回路増幅器を一例とした場合について説
明する。
の能動素子とその外部に容量性あるいは誘導性ス
タブによる整合回路によつて構成されていた。こ
れに対して整合回路にキヤパシタ或いはインダク
タ等の集中定数素子を用い、この整合回路と能動
素子とを半導体基板に一体化構成し、小型・軽量
で大量生産可能なモノリシツク集積回路増幅基が
検討されてきている。以下、能動素子にガリウム
砒素電界効果トランジスタを用いたＸ帯モノリシ
ツク集積回路増幅器を一例とした場合について説
明する。
従来、このモノリシツク増幅器の整合回路とし
ては、例えば第１図に示すように、電界効果トラ
ンジスタ（以下FETと記す）１１のゲート入力
端１２およびドレイン出力端１５から直列の集中
定数インダクタンス１３，１６、次に並列に集中
定数インダクタンス１４，１７を接続した構成で
特性インピーダンス50Ωに整合をとる回路構成と
していた。
ては、例えば第１図に示すように、電界効果トラ
ンジスタ（以下FETと記す）１１のゲート入力
端１２およびドレイン出力端１５から直列の集中
定数インダクタンス１３，１６、次に並列に集中
定数インダクタンス１４，１７を接続した構成で
特性インピーダンス50Ωに整合をとる回路構成と
していた。
第２図は第１図に示す整合回路の整合径路を示
すスミスチヤートである。
すスミスチヤートである。
FETの入出力インピーダンスを表わすＡ点及
びＣ点より定抵抗円上をＡ→Ｂ点へ、又、Ｃ→Ｄ
点へ動き（直列インダクタンス１３，１６）、次
に定コンダクタンス円上をＢ→Ｏ点へ、又Ｄ→Ｏ
点へ動いて（並列インダクタンス１４，１７）特
性インピーダンス50Ωに整合をとる。尚、第１図
の２０，２１は入出力バイアスフイード用キヤパ
シタンスである。
びＣ点より定抵抗円上をＡ→Ｂ点へ、又、Ｃ→Ｄ
点へ動き（直列インダクタンス１３，１６）、次
に定コンダクタンス円上をＢ→Ｏ点へ、又Ｄ→Ｏ
点へ動いて（並列インダクタンス１４，１７）特
性インピーダンス50Ωに整合をとる。尚、第１図
の２０，２１は入出力バイアスフイード用キヤパ
シタンスである。
このような整合回路構成にしたモノリシツク増
幅器の場合は、実際のマイクロ波回路としては、
入出力50Ω端と整合回路との間に直流を阻止する
ためのキヤパシタンス１８，１９を入れる必要が
ある。そして、このキヤパシタンスの値として
は、入出力インピーダンス50Ωに比べ、充分低い
インピーダンス値になる事、および電圧定在波化
（以下VSWRと称す）が出来るだけ１に近い事が
必要である。より具体的にはVSWR＜1.2の場合
では、容量性インピーダンスとしては9Ω以下で
ある必要があり、特性インピーダンス50Ωに対し
て充分低くなければならない事から、今、5Ωに
選ぶ事にする。従つて、容量性インピーダンス
Xcを表わす式XC＝１／ωcより周波数を12GHzに
おいてＣの値を求めるとＣ＝2.7pFになる。そこ
で、キヤパシタとして、厚み6000ÅのSiO2膜を
誘電体とする平行平板型のMIMキヤパシタを用
いるものとするならば、その電極寸法は、194μ
ｍ角となる。従つて、入出力共に整合回路に続い
て194μｍ□という大面積のキヤパシタを必要と
する事になる。この事は、集中定数素子を用いた
モノリシツク集積回路増幅器の特徴である小さな
面積で、大量生産を可能にするという面で、大き
な欠点となる。又、ここでの一例のような、整合
回路構成増幅器の利得対周波数特性の計算値を第
３図に示す。第３図に示すように、利得対周波数
特性は単峰形の比較的狭い帯域特性になる。
幅器の場合は、実際のマイクロ波回路としては、
入出力50Ω端と整合回路との間に直流を阻止する
ためのキヤパシタンス１８，１９を入れる必要が
ある。そして、このキヤパシタンスの値として
は、入出力インピーダンス50Ωに比べ、充分低い
インピーダンス値になる事、および電圧定在波化
（以下VSWRと称す）が出来るだけ１に近い事が
必要である。より具体的にはVSWR＜1.2の場合
では、容量性インピーダンスとしては9Ω以下で
ある必要があり、特性インピーダンス50Ωに対し
て充分低くなければならない事から、今、5Ωに
選ぶ事にする。従つて、容量性インピーダンス
Xcを表わす式XC＝１／ωcより周波数を12GHzに
おいてＣの値を求めるとＣ＝2.7pFになる。そこ
で、キヤパシタとして、厚み6000ÅのSiO2膜を
誘電体とする平行平板型のMIMキヤパシタを用
いるものとするならば、その電極寸法は、194μ
ｍ角となる。従つて、入出力共に整合回路に続い
て194μｍ□という大面積のキヤパシタを必要と
する事になる。この事は、集中定数素子を用いた
モノリシツク集積回路増幅器の特徴である小さな
面積で、大量生産を可能にするという面で、大き
な欠点となる。又、ここでの一例のような、整合
回路構成増幅器の利得対周波数特性の計算値を第
３図に示す。第３図に示すように、利得対周波数
特性は単峰形の比較的狭い帯域特性になる。
第４図は従来の整合回路の他の例の回路図であ
る。
る。
FET１１の入出力端２２，２５から並列イン
ダクタンス２３，２６、次に直列キヤパシタンス
２４，２７の集中定数整合素子を接続した構成
で、特性インピーダンス50Ωに整合をとる回路構
成する。
ダクタンス２３，２６、次に直列キヤパシタンス
２４，２７の集中定数整合素子を接続した構成
で、特性インピーダンス50Ωに整合をとる回路構
成する。
第５図は第４図に示す整合回路の整合径路を示
すスミスチヤートである。
すスミスチヤートである。
FETの入出力インピーダンスを表わすA′点お
よびC′点より定コンダクタンス円上をA′→B′点
へ、又、C′→D′点へ動き（並列インダクタンス２
３，２６）、次に定抵抗円上をB′→O′点へ、又、
D′→O′点へ動いて（直列キヤパシタンス２４，
２７）特性インピーダンス５０Ωに整合をとる。
ここで第４図の２８，２９は入出力バイアスフイ
ード用キヤパシタンスである。
よびC′点より定コンダクタンス円上をA′→B′点
へ、又、C′→D′点へ動き（並列インダクタンス２
３，２６）、次に定抵抗円上をB′→O′点へ、又、
D′→O′点へ動いて（直列キヤパシタンス２４，
２７）特性インピーダンス５０Ωに整合をとる。
ここで第４図の２８，２９は入出力バイアスフイ
ード用キヤパシタンスである。
このような回路構成の場合には直列キヤパシタ
ンスは整合素子と共に直流阻止用としての機能を
も有する。実際にはこのキヤパシタンスの値は、
0.5pF、0.4pFとなりMIMキヤパシタンスの寸法
としては6000ÅのCVD・SiO2を誘電体とした場
合にはそれぞれ85μｍ□、76μｍ□となり、第１
図に示した例のような大面積のものを必要とする
事もなく、増幅器全体の寸法を小型化できる。し
かしながら、このような整合回路構成のモノリシ
ツク増幅器の利得対周波数特性（計算値）は第６
図に示すように、単峰形の狭い帯域特性になり、
性能の面での欠点となつていた。
ンスは整合素子と共に直流阻止用としての機能を
も有する。実際にはこのキヤパシタンスの値は、
0.5pF、0.4pFとなりMIMキヤパシタンスの寸法
としては6000ÅのCVD・SiO2を誘電体とした場
合にはそれぞれ85μｍ□、76μｍ□となり、第１
図に示した例のような大面積のものを必要とする
事もなく、増幅器全体の寸法を小型化できる。し
かしながら、このような整合回路構成のモノリシ
ツク増幅器の利得対周波数特性（計算値）は第６
図に示すように、単峰形の狭い帯域特性になり、
性能の面での欠点となつていた。
本発明の目的は、上記欠点を除去し、チツプ面
積を縮小し、しかも利得対周波数特性が広帯域で
あるモノリシツク集積回路増幅器を提供すること
にある。
積を縮小し、しかも利得対周波数特性が広帯域で
あるモノリシツク集積回路増幅器を提供すること
にある。
本発明のモノリシツク集積回路増幅器は、能動
素子と、該能動素子の入力端子に一端が接続する
第１のインダクタンスと、一端が前記第１のイン
ダクタンスの他端に接続し他端が入力端子に接続
する第１のキヤパシタンスと、前記第１のインダ
クタンスの他端に接続する第２のインダクタンス
と、前記第１のキヤパシタンスの他端に接続する
第３のインダクタンスと、前記能動素子の出力端
子に一端が接続する第４のインダクタンスと、一
端が前記第４のインダクタンスの他端に接続し他
端が出力端子に接続する第２のキヤパシタンス
と、前記第４のインダクタンスの他端に一端が接
続する第５のインダクタンスと、前記第２のキヤ
パシタンスの他端に一端が接続する第６のインダ
クタンスとから成る整合回路とを含んで構成され
る。
素子と、該能動素子の入力端子に一端が接続する
第１のインダクタンスと、一端が前記第１のイン
ダクタンスの他端に接続し他端が入力端子に接続
する第１のキヤパシタンスと、前記第１のインダ
クタンスの他端に接続する第２のインダクタンス
と、前記第１のキヤパシタンスの他端に接続する
第３のインダクタンスと、前記能動素子の出力端
子に一端が接続する第４のインダクタンスと、一
端が前記第４のインダクタンスの他端に接続し他
端が出力端子に接続する第２のキヤパシタンス
と、前記第４のインダクタンスの他端に一端が接
続する第５のインダクタンスと、前記第２のキヤ
パシタンスの他端に一端が接続する第６のインダ
クタンスとから成る整合回路とを含んで構成され
る。
次に本発明の実施例について図面を用いて説明
する。
する。
第７図は本発明の一実施例の回路図である。
この実施例は、能動素子３１と、この能動素子
３１の入力端子に一端が接続する第１のインダク
タンス３３と、一端が前記第１のインダクタンス
の他端に接続し他端が入力端子に接続する第１の
キヤパシタンス３５と、第１のインダクタンス３
５の他端に接続する第２のインダクタンス３４
と、第１のキヤパシタンス３５の他端に接続する
第３のインダクタンス３６と、能動素子３１の出
力端子に一端が接続する第４のインダクタンス３
８と、一端が第４のインダクタンス３８の他端に
接続し他端が出力端子に接続する第２のキヤパシ
タンス４０と、第４のインダクタンス３８の他端
に一端が接続する第５のインダクタンス３９と、
第２のキヤパシタンス４０の他端に一端が接続す
る第６のインダクタンス４１とから成る整合回路
とを含んで構成される。キヤパシタンス４２，４
３は入力及び出力のバイアスフイード用である。
能動素子として例えばGaAs電界効果トランジス
タを用いる。このような整合回路を含むモノリシ
ツク集積回路増幅器を作るとマイクロ波帯の広帯
域増幅器が得られる。以下マイクロ波帯が12GHz
帯として説明する。
３１の入力端子に一端が接続する第１のインダク
タンス３３と、一端が前記第１のインダクタンス
の他端に接続し他端が入力端子に接続する第１の
キヤパシタンス３５と、第１のインダクタンス３
５の他端に接続する第２のインダクタンス３４
と、第１のキヤパシタンス３５の他端に接続する
第３のインダクタンス３６と、能動素子３１の出
力端子に一端が接続する第４のインダクタンス３
８と、一端が第４のインダクタンス３８の他端に
接続し他端が出力端子に接続する第２のキヤパシ
タンス４０と、第４のインダクタンス３８の他端
に一端が接続する第５のインダクタンス３９と、
第２のキヤパシタンス４０の他端に一端が接続す
る第６のインダクタンス４１とから成る整合回路
とを含んで構成される。キヤパシタンス４２，４
３は入力及び出力のバイアスフイード用である。
能動素子として例えばGaAs電界効果トランジス
タを用いる。このような整合回路を含むモノリシ
ツク集積回路増幅器を作るとマイクロ波帯の広帯
域増幅器が得られる。以下マイクロ波帯が12GHz
帯として説明する。
第８図は第７図に示した一実施例の整合径路を
示すスミスチヤートである。
示すスミスチヤートである。
FET３１のゲート入力端３２（Ａ点）より直
列にインダクタンス３３を接続し（Ａ→Ｂ点へ）、
更に並列にインダクタンス３４を接続し（Ｂ→Ｃ
点へ）、最大に平坦、即ちＣ点のインピーダンス
が√(33)×50にのるように選び、次に直列にキヤ
パシタンス３５を接続し（Ｃ→Ｄ点へ）、更に並
列にインダクタンス３６を結合した（Ｄ→Ｏ点
へ）、二段構成でFETの入力インピーダンスを
50Ωに整合をとる。この時のキヤパシタンス３４
の大きさは0.4pFでありCVD法により被着した
6000Å程度のSiO2膜を層間絶縁膜とするMIMキ
ヤパシタの場合の寸法は76μｍ□である。同様に
出力側もFET３１のドレイン出力端３７（Ｅ点）
より直列インダクタンス３８、並列インダクタン
ス３９、直列キヤパシタンス４０、並列インダク
タンス４１を接続した同一の構成（Ｅ→Ｆ→Ｇ→
Ｈ→Ｏ点へ）でFETの出力インピーダンスを50Ω
に整合をとる。この時のキヤパシタンスの大きさ
は0.6pFであり、MIMキヤパシタの寸法は93μｍ
□である。
列にインダクタンス３３を接続し（Ａ→Ｂ点へ）、
更に並列にインダクタンス３４を接続し（Ｂ→Ｃ
点へ）、最大に平坦、即ちＣ点のインピーダンス
が√(33)×50にのるように選び、次に直列にキヤ
パシタンス３５を接続し（Ｃ→Ｄ点へ）、更に並
列にインダクタンス３６を結合した（Ｄ→Ｏ点
へ）、二段構成でFETの入力インピーダンスを
50Ωに整合をとる。この時のキヤパシタンス３４
の大きさは0.4pFでありCVD法により被着した
6000Å程度のSiO2膜を層間絶縁膜とするMIMキ
ヤパシタの場合の寸法は76μｍ□である。同様に
出力側もFET３１のドレイン出力端３７（Ｅ点）
より直列インダクタンス３８、並列インダクタン
ス３９、直列キヤパシタンス４０、並列インダク
タンス４１を接続した同一の構成（Ｅ→Ｆ→Ｇ→
Ｈ→Ｏ点へ）でFETの出力インピーダンスを50Ω
に整合をとる。この時のキヤパシタンスの大きさ
は0.6pFであり、MIMキヤパシタの寸法は93μｍ
□である。
第９図は第１図に示す整合回路を配置した半導
体チツプの平面図、第１０図は第７図に示す一実
施例を配置した半導体チツプの平面図である。
体チツプの平面図、第１０図は第７図に示す一実
施例を配置した半導体チツプの平面図である。
第９図に示した従来品のチツプ寸法は1150μｍ
×900μｍであるのに対し、第１０図に示した本
発明の実施例のチツプ寸法は950μｍ×900μｍで
あり、長さ方向の寸法が短縮されている。
×900μｍであるのに対し、第１０図に示した本
発明の実施例のチツプ寸法は950μｍ×900μｍで
あり、長さ方向の寸法が短縮されている。
第１１図は第７図に示す一実施例の利得対周波
数特性（計算値）の特性曲線図である。
数特性（計算値）の特性曲線図である。
図に示すように、11GHz〜13GHzまでほぼ平坦
な広い帯域特性が得られている。第７図及び第１
０図に示した直列キヤパシタンス３５，４０は整
合素子としてだけではなく、直流阻止用としても
機能するため、従来のような大面積のキヤパシタ
ンスを必要とはしない。
な広い帯域特性が得られている。第７図及び第１
０図に示した直列キヤパシタンス３５，４０は整
合素子としてだけではなく、直流阻止用としても
機能するため、従来のような大面積のキヤパシタ
ンスを必要とはしない。
以上述べたように、整合回路素子として直列キ
ヤパシタンスを設けることによつて、直流阻止と
しても機能するために従来のような大面積のキヤ
パシタンスを必要とせず、従つて、全体のチツプ
サイズを縮少でき、モノリシツク集積回路の目的
である小型化、大量生産を可能にするという点で
非常に有効である。
ヤパシタンスを設けることによつて、直流阻止と
しても機能するために従来のような大面積のキヤ
パシタンスを必要とせず、従つて、全体のチツプ
サイズを縮少でき、モノリシツク集積回路の目的
である小型化、大量生産を可能にするという点で
非常に有効である。
又、本発明の整合回路構成により、広い利得対
周波数特性が得られ、性能向上の面でも大きな利
点となる。
周波数特性が得られ、性能向上の面でも大きな利
点となる。
更に、本発明によれば、整合回路素子構成を変
えるだけであり、基本的には従来と同様の集中定
数インダクタ及びキヤパシタを用いるものであ
り、従つて、マスクの一部を変更するだけで、製
造プロセスに変化を及ぼすものではなく、極めて
容易に実現できる長所をもつ。
えるだけであり、基本的には従来と同様の集中定
数インダクタ及びキヤパシタを用いるものであ
り、従つて、マスクの一部を変更するだけで、製
造プロセスに変化を及ぼすものではなく、極めて
容易に実現できる長所をもつ。
尚、本発明の実施例ではGaAs・MESFETを
用いた場合について述べたが、InPにおいても同
様に適用できることは言うまでもない。
用いた場合について述べたが、InPにおいても同
様に適用できることは言うまでもない。
第１図は従来の整合回路の一例の回路図、第２
図は第１図に示す整合回路の整合径路を示すスミ
スチヤート、第３図は第１図に示す整合回路の利
得対周波数特性図、第４図は従来の整合回路の他
の例の回路図、第５図は第３図に示す整合回路の
整合径路を示すスミスチヤート、第６図は第４図
に示す整合回路の利得対周波数特性図、第７図は
本発明の一実施例の回路図、第８図は第７図に示
す一実施例の整合径路を示すスミスチヤート、第
９図は第１図に示す整合回路を配置した半導体チ
ツプの平面図、第１０図は第７図に示す一実施例
を配置した半導体チツプの平面図、第１１図は第
７図に示す一実施例の利得対周波数特性図であ
る。 １１……FET、１２……入力端、１３，１４
……インダクタンス、１５……出力端、１６，１
７……インダクタンス、１８，１９，２０，２１
……キヤパシタンス、２２……入力端、２３……
インダクタンス、２４……キヤパシタンス、２５
……出力端、２６……インダクタンス、２７，２
８，２９……キヤパシタンス、３１……FET、
３２……入力端、３３，３４……インダクタン
ス、３５……キヤパシタンス、３６……インダク
タンス、３７……出力端、３８，３９……インダ
クタンス、４０……キヤパシタンス、４１……イ
ンダクタンス、４２，４３……キヤパシタンス。
図は第１図に示す整合回路の整合径路を示すスミ
スチヤート、第３図は第１図に示す整合回路の利
得対周波数特性図、第４図は従来の整合回路の他
の例の回路図、第５図は第３図に示す整合回路の
整合径路を示すスミスチヤート、第６図は第４図
に示す整合回路の利得対周波数特性図、第７図は
本発明の一実施例の回路図、第８図は第７図に示
す一実施例の整合径路を示すスミスチヤート、第
９図は第１図に示す整合回路を配置した半導体チ
ツプの平面図、第１０図は第７図に示す一実施例
を配置した半導体チツプの平面図、第１１図は第
７図に示す一実施例の利得対周波数特性図であ
る。 １１……FET、１２……入力端、１３，１４
……インダクタンス、１５……出力端、１６，１
７……インダクタンス、１８，１９，２０，２１
……キヤパシタンス、２２……入力端、２３……
インダクタンス、２４……キヤパシタンス、２５
……出力端、２６……インダクタンス、２７，２
８，２９……キヤパシタンス、３１……FET、
３２……入力端、３３，３４……インダクタン
ス、３５……キヤパシタンス、３６……インダク
タンス、３７……出力端、３８，３９……インダ
クタンス、４０……キヤパシタンス、４１……イ
ンダクタンス、４２，４３……キヤパシタンス。
Claims (1)
- １ 能動素子と、該能動素子の入力端子に一端が
接続する第１のインダクタンスと、一端が前記第
１のインダクタンスの他端に接続し他端が入力端
子に接続する第１のキヤパシタンスと、前記第１
のインダクタンスの他端に接続する第２のインダ
クタンスと、前記第１のキヤパシタンスの他端に
接続する第３のインダクタンスと、前記能動素子
の出力端子に一端が接続する第４のインダクタン
スと、一端が前記第４のインダクタンスの他端に
接続し他端が出力端子に接続する第２のキヤパシ
タンスと、前記第４のインダクタンスの他端に一
端が接続する第５のインダクタンスと、前記第２
のキヤパシタンスの他端に一端が接続する第６の
インダクタンスとから成る整合回路とを含むこと
を特徴とするモノリシツク集積回路増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4587782A JPS58162112A (ja) | 1982-03-23 | 1982-03-23 | モノリシツク集積回路増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4587782A JPS58162112A (ja) | 1982-03-23 | 1982-03-23 | モノリシツク集積回路増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162112A JPS58162112A (ja) | 1983-09-26 |
| JPH0457124B2 true JPH0457124B2 (ja) | 1992-09-10 |
Family
ID=12731446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4587782A Granted JPS58162112A (ja) | 1982-03-23 | 1982-03-23 | モノリシツク集積回路増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162112A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000312122A (ja) | 1999-04-27 | 2000-11-07 | Fujitsu Quantum Devices Ltd | 高周波入力整合回路装置及び高周波出力整合回路装置及び、半導体集積回路 |
| JP2010199874A (ja) * | 2009-02-24 | 2010-09-09 | Mitsubishi Electric Corp | 高周波増幅器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676614A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | High frequency hybrid integrated circuit |
| JPS579108A (en) * | 1980-06-19 | 1982-01-18 | Toshiba Corp | High frequency transistor power amplifier |
-
1982
- 1982-03-23 JP JP4587782A patent/JPS58162112A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58162112A (ja) | 1983-09-26 |
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