JPH07123292A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH07123292A JPH07123292A JP26275393A JP26275393A JPH07123292A JP H07123292 A JPH07123292 A JP H07123292A JP 26275393 A JP26275393 A JP 26275393A JP 26275393 A JP26275393 A JP 26275393A JP H07123292 A JPH07123292 A JP H07123292A
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- JP
- Japan
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- signal
- phase
- input
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Abstract
(57)【要約】
【目的】 位相同期回路において分周器を省き、同期信
号入力に応じて分周比を変えるといった設定の手間を省
き、回路規模を小さくすることを目的とする。 【構成】 入力同期信号をラッチして出力するラッチ回
路２と、同出力を所定時間遅延させたものを比較信号と
して入力し、前記入力同期信号とで位相比較する位相比
較回路４と、位相比較回路４からの出力に基づいて発振
周波数を制御する電圧制御発振器（ＶＣＯ）６と、電圧
制御発振器６からの出力をラッチ回路２のラッチ信号と
して入力する回路とで構成する。
号入力に応じて分周比を変えるといった設定の手間を省
き、回路規模を小さくすることを目的とする。 【構成】 入力同期信号をラッチして出力するラッチ回
路２と、同出力を所定時間遅延させたものを比較信号と
して入力し、前記入力同期信号とで位相比較する位相比
較回路４と、位相比較回路４からの出力に基づいて発振
周波数を制御する電圧制御発振器（ＶＣＯ）６と、電圧
制御発振器６からの出力をラッチ回路２のラッチ信号と
して入力する回路とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、映像機器等に用いられ
る位相同期回路に関する。
る位相同期回路に関する。
【０００２】
【従来の技術】従来の位相同期回路は図３に示すよう
に、同期信号入力を位相比較回路４に入力し、同位相比
較回路４で分周器１０で分周され、入力されるパルス信
号と位相比較して位相比較結果を出力し、同出力をＬＰ
Ｆ５で直流電圧に変換して電圧制御発振器（ＶＣＯ）６
に入力し、電圧制御発振器６の発振周波数を制御し、電
圧制御発振器６の発振出力を出力端子７を介して出力す
ると共に、分周器１０に入力するようにしてループを構
成して、同期信号入力に対して位相同期した発振出力を
出力端子７から出力できるようにしていた。
に、同期信号入力を位相比較回路４に入力し、同位相比
較回路４で分周器１０で分周され、入力されるパルス信
号と位相比較して位相比較結果を出力し、同出力をＬＰ
Ｆ５で直流電圧に変換して電圧制御発振器（ＶＣＯ）６
に入力し、電圧制御発振器６の発振周波数を制御し、電
圧制御発振器６の発振出力を出力端子７を介して出力す
ると共に、分周器１０に入力するようにしてループを構
成して、同期信号入力に対して位相同期した発振出力を
出力端子７から出力できるようにしていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の位相同
期回路では分周器１０の部分の回路規模が大きくなる
上、入力される同期信号の周波数に応じて分周器１０の
分周比を変えなければならなかった。本発明は、位相同
期回路において分周器を削除して、同期信号入力に応じ
て分周比を変えるといった設定の手間を省き、回路規模
を小さくすることを目的とする。
期回路では分周器１０の部分の回路規模が大きくなる
上、入力される同期信号の周波数に応じて分周器１０の
分周比を変えなければならなかった。本発明は、位相同
期回路において分周器を削除して、同期信号入力に応じ
て分周比を変えるといった設定の手間を省き、回路規模
を小さくすることを目的とする。
【０００４】
【課題を解決するための手段】本発明の位相同期回路
は、入力同期信号をラッチして出力するラッチ回路と、
同出力を所定時間遅延させたものを比較信号として入力
し、前記入力同期信号とで位相比較する位相比較回路
と、同位相比較回路からの出力に基づいて発振周波数を
制御する電圧制御発振器と、同電圧制御発振器からの出
力を前記ラッチ回路のラッチ信号として入力する回路と
を備えたことを特徴とするものである。
は、入力同期信号をラッチして出力するラッチ回路と、
同出力を所定時間遅延させたものを比較信号として入力
し、前記入力同期信号とで位相比較する位相比較回路
と、同位相比較回路からの出力に基づいて発振周波数を
制御する電圧制御発振器と、同電圧制御発振器からの出
力を前記ラッチ回路のラッチ信号として入力する回路と
を備えたことを特徴とするものである。
【０００５】
【作用】本発明は上記した構成により、入力同期信号を
ラッチ回路でラッチし、所定期間遅延させた信号を比較
信号として位相比較回路に入力し、同位相比較回路で入
力同期信号と位相比較し、位相比較結果に基づいて電圧
制御発振器の発振周波数を制御するようにし、電圧制御
発振器の発振出力を前記ラッチ回路のラッチ信号として
入力するようにしてループを構成しており、同期信号入
力に対して位相同期した発振出力を電圧制御発振器から
出力することが可能となる。
ラッチ回路でラッチし、所定期間遅延させた信号を比較
信号として位相比較回路に入力し、同位相比較回路で入
力同期信号と位相比較し、位相比較結果に基づいて電圧
制御発振器の発振周波数を制御するようにし、電圧制御
発振器の発振出力を前記ラッチ回路のラッチ信号として
入力するようにしてループを構成しており、同期信号入
力に対して位相同期した発振出力を電圧制御発振器から
出力することが可能となる。
【０００６】
【実施例】図１は、本発明の位相同期回路の一実施例を
示すブロック図であり、図中、図３で示したものと同一
のものは同一の記号で示している。入力端子１には映像
信号から分離され抽出された同期信号ａが入力されてお
り、入力同期信号ａは入力端子１を介して分岐させて一
方をラッチ回路２に入力し、他方を位相比較回路４に入
力している。ラッチ回路２は電圧制御発振器６から入力
されるラッチ信号により、入力同期信号ａをラッチして
１同期期間だけ遅延させて遅延回路３に入力しており、
遅延回路３で所定期間遅延させて比較信号ｂとして位相
比較回路４に入力している。
示すブロック図であり、図中、図３で示したものと同一
のものは同一の記号で示している。入力端子１には映像
信号から分離され抽出された同期信号ａが入力されてお
り、入力同期信号ａは入力端子１を介して分岐させて一
方をラッチ回路２に入力し、他方を位相比較回路４に入
力している。ラッチ回路２は電圧制御発振器６から入力
されるラッチ信号により、入力同期信号ａをラッチして
１同期期間だけ遅延させて遅延回路３に入力しており、
遅延回路３で所定期間遅延させて比較信号ｂとして位相
比較回路４に入力している。
【０００７】位相比較回路４では入力端子１からの入力
同期信号ａと、遅延回路３からの比較信号ｂとを位相比
較して位相比較結果ｃを出力し、同出力をＬＰＦ５で直
流電圧に変換して電圧制御発振器（ＶＣＯ）６に入力
し、電圧制御発振器６の発振周波数を制御し、電圧制御
発振器６の発振出力を出力端子７を介して出力すると共
に、ラッチ回路２のラッチ信号として入力するようにし
てループを構成している。
同期信号ａと、遅延回路３からの比較信号ｂとを位相比
較して位相比較結果ｃを出力し、同出力をＬＰＦ５で直
流電圧に変換して電圧制御発振器（ＶＣＯ）６に入力
し、電圧制御発振器６の発振周波数を制御し、電圧制御
発振器６の発振出力を出力端子７を介して出力すると共
に、ラッチ回路２のラッチ信号として入力するようにし
てループを構成している。
【０００８】図２は、図１の各部の波形を示す波形図で
あり、以下図２を参照して実施例について説明する。位
相比較回路４では入力同期信号ａのＬレベルの期間Ｔ１
で比較信号ｂと比較するようにしており、比較信号ｂの
位相遅延期間Ｔ２を検出して、比較結果ｃとして期間Ｔ
１内の位相遅延期間Ｔ２に相当する部分がＨレベルとな
り、他の部分がＬレベルとなる波形を出力する。比較結
果ｃの期間Ｔ１以外の部分では、位相比較回路４のイン
ピーダンスが変化するため、Ｈレベル部分が低下したレ
ベルで出力される。
あり、以下図２を参照して実施例について説明する。位
相比較回路４では入力同期信号ａのＬレベルの期間Ｔ１
で比較信号ｂと比較するようにしており、比較信号ｂの
位相遅延期間Ｔ２を検出して、比較結果ｃとして期間Ｔ
１内の位相遅延期間Ｔ２に相当する部分がＨレベルとな
り、他の部分がＬレベルとなる波形を出力する。比較結
果ｃの期間Ｔ１以外の部分では、位相比較回路４のイン
ピーダンスが変化するため、Ｈレベル部分が低下したレ
ベルで出力される。
【０００９】比較結果ｃをＬＰＦ５で直流電圧に変換し
て電圧制御発振器６に入力し、電圧制御発振器６の発振
周波数を変化させて電圧制御発振器６の発振出力を再び
ラッチ回路２のラッチ信号として入力し、同ラッチ回路
２で入力同期信号ａをラッチして遅延回路３を介して比
較信号ｂ′として位相比較回路４に入力する。入力同期
信号ａとの位相差が少なくなるように電圧制御発振器６
の発振周波数を変化させており、従って、比較信号ｂ′
は入力同期信号ａに対して位相差が少なくなり、位相遅
延期間Ｔ３となる。
て電圧制御発振器６に入力し、電圧制御発振器６の発振
周波数を変化させて電圧制御発振器６の発振出力を再び
ラッチ回路２のラッチ信号として入力し、同ラッチ回路
２で入力同期信号ａをラッチして遅延回路３を介して比
較信号ｂ′として位相比較回路４に入力する。入力同期
信号ａとの位相差が少なくなるように電圧制御発振器６
の発振周波数を変化させており、従って、比較信号ｂ′
は入力同期信号ａに対して位相差が少なくなり、位相遅
延期間Ｔ３となる。
【００１０】位相比較回路４で入力同期信号ａと比較信
号ｂ′の位相比較を行い、比較信号ｂ′の位相遅延期間
Ｔ３を検出して、比較結果ｃ′として期間Ｔ１内の位相
遅延期間Ｔ３に相当する部分がＨレベルとなり、他の部
分がＬレベルとなる波形を出力する。再び比較結果ｃ′
をＬＰＦ５を介して電圧制御発振器６に入力し、電圧制
御発振器６の発振周波数を変化させることにより、入力
同期信号ａと電圧制御発振器６の発振周波数との位相差
を小さくして行き、入力同期信号ａと比較信号の位相差
が遅延回路３で遅延させた分だけになるようにすること
により、入力同期信号ａと位相が同期したクロック信号
を電圧制御発振器６で発生させることが可能となる。
号ｂ′の位相比較を行い、比較信号ｂ′の位相遅延期間
Ｔ３を検出して、比較結果ｃ′として期間Ｔ１内の位相
遅延期間Ｔ３に相当する部分がＨレベルとなり、他の部
分がＬレベルとなる波形を出力する。再び比較結果ｃ′
をＬＰＦ５を介して電圧制御発振器６に入力し、電圧制
御発振器６の発振周波数を変化させることにより、入力
同期信号ａと電圧制御発振器６の発振周波数との位相差
を小さくして行き、入力同期信号ａと比較信号の位相差
が遅延回路３で遅延させた分だけになるようにすること
により、入力同期信号ａと位相が同期したクロック信号
を電圧制御発振器６で発生させることが可能となる。
【００１１】従って、従来例と異なり分周器を削除した
簡易型の位相同期回路にすることができ、分周器を削除
しているため同期信号入力に応じて分周比を変えるとい
った設定の手間を省き、回路規模を小さくすることがで
きる。なお、電圧制御発振器６の発振周波数が入力同期
信号と異なる周波数にロックしないようにするため、電
圧制御発振器６の発振周波数の可変範囲が狭いものを用
いることが望ましい。
簡易型の位相同期回路にすることができ、分周器を削除
しているため同期信号入力に応じて分周比を変えるとい
った設定の手間を省き、回路規模を小さくすることがで
きる。なお、電圧制御発振器６の発振周波数が入力同期
信号と異なる周波数にロックしないようにするため、電
圧制御発振器６の発振周波数の可変範囲が狭いものを用
いることが望ましい。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
位相同期回路において分周器を省いて回路構成できるた
め、同期信号入力に応じて分周比を変えるといった設定
の手間を省き、回路規模を小さくした位相同期回路を提
供することができる。
位相同期回路において分周器を省いて回路構成できるた
め、同期信号入力に応じて分周比を変えるといった設定
の手間を省き、回路規模を小さくした位相同期回路を提
供することができる。
【図１】本発明の位相同期回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１の各部の波形を示す波形図である。
【図３】従来例を示す、位相同期回路のブロック図であ
る。
る。
１ 入力端子 ２ ラッチ回路 ３ 遅延回路 ４ 位相比較回路 ５ ＬＰＦ ６ 電圧制御発振器 ７ 出力端子 １０ 分周器
Claims (1)
- 【請求項１】 入力同期信号をラッチして出力するラッ
チ回路と、同出力を所定時間遅延させたものを比較信号
として入力し、前記入力同期信号とで位相比較する位相
比較回路と、同位相比較回路からの出力に基づいて発振
周波数を制御する電圧制御発振器と、同電圧制御発振器
からの出力を前記ラッチ回路のラッチ信号として入力す
る回路とからなる位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26275393A JPH07123292A (ja) | 1993-10-20 | 1993-10-20 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26275393A JPH07123292A (ja) | 1993-10-20 | 1993-10-20 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07123292A true JPH07123292A (ja) | 1995-05-12 |
Family
ID=17380114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26275393A Pending JPH07123292A (ja) | 1993-10-20 | 1993-10-20 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123292A (ja) |
-
1993
- 1993-10-20 JP JP26275393A patent/JPH07123292A/ja active Pending
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