JPH0628882A - サンプルホールド回路 - Google Patents

サンプルホールド回路

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JPH0628882A
JPH0628882A JP4182280A JP18228092A JPH0628882A JP H0628882 A JPH0628882 A JP H0628882A JP 4182280 A JP4182280 A JP 4182280A JP 18228092 A JP18228092 A JP 18228092A JP H0628882 A JPH0628882 A JP H0628882A
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Abstract

(57)【要約】 【目的】 ノイズの影響を軽減しサンプリング精度を向
上させたサンプルホールド回路を提供する。 【構成】 本発明は、アクティブマトリックス液晶駆動
用の集積回路等において、ビデオ信号をサンプリングホ
ールドする回路に関するものである。共通バスラインと
各々の出力端子間にアナログスイッチが、また、出力端
子とＧＮＤ間にサンプリングのためのコンデンサが接続
されており、アナログスイッチを駆動するゲート信号は
二つの入力信号、つまりｎ段のシフトレジスタの出力信
号と（ｎ−１）段のゲート信号、のＡＮＤ回路の出力信
号によって構成されている。上記の回路構成によって隣
り合うサンプリングゲート信号の重なりが無くなる。こ
の作用によって、サンプリング期間が終了しアナログス
イッチがオンするときの急俊な電流によって発生するア
ナログ入力信号ラインのノイズによる影響が軽減され、
サンプリング精度の向上を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、サンプルホールド回
路、より詳細にはアクティブマトリックス液晶駆動用の
集積回路等において、ビデオ信号をサンプリングするた
めのサンプルホールド回路に関するものである。
【０００２】
【従来の技術】従来のサンプルホールド回路の一例を図
４に示す。また、このタイミングチャート(c) を図５に
示す。タイミング動作の大枠は本発明のタイミングチャ
ート（b)と同一である。
【０００３】このサンプルホールド回路は、入力バスラ
イン１に入力されたアナログ信号Ｖｉをシフトレジスタ
２の出力信号Ｑｎのタイミングに従って順次アナログス
イッチＧｎをオンオフし、夫々のコンデンサＣｎにデー
タのサンプリングを行い一定期間保持させるものであ
る。
【０００４】
【発明が解決しようとする課題】従来の回路では、アナ
ログスイッチのオンオフを連続的に行う場合、ｎ番目の
サンプリングゲート信号の立下がりと、ｎ＋１番目のサ
ンプリングゲート信号の立上がりが同一のタイミングと
なっているため、このゲート信号の波形なまりや遅延に
より、ｎ番目のゲートＧｎが完全にオフとなる前にｎ＋
１番目のゲートがオンする現象が生じる。図４のように
サンプリングゲートをＰ−ＭＯＳ及びＮ−ＭＯＳの両者
から成るアナログスイッチで構成した場合、図５に示す
ように隣り合うゲートが同時オンする期間はより長くな
ることが知られている。
【０００５】一方、サンプリングゲートＧn+1 がオンす
る時、サンプリング容量Ｃn+1 に蓄積された電圧レベル
の履歴によっては、容量Ｃn+1 の充放電により、入力バ
スラインのノイズとして影響を及ぼす場合がある。この
ため、サンプリング容量Ｃnに本来の入力レベルがサン
プリングされないという問題があった。
【０００６】本発明は上記のようなサンプリング時のノ
イズによる影響を軽減しサンプリング精度の向上を図り
得るサンプルホールド回路の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明の共通の入力バス
ラインと該入力バスラインに接続された複数組のアナロ
グスイッチ及びコンデンサから成るサンプルホールド回
路は、アナログスイッチに順次サンプリング制御信号を
供給する手段と、サンプリング制御信号の遅延により複
数のアナログスイッチが同時に導通状態となることを防
止する手段とを備えたことを特徴とする。
【０００８】
【作用】サンプリング制御信号の遅延により複数のアナ
ログスイッチが、同時に導通状態となることを防止する
手段を備える。この作用により、隣り合うサンプリング
ゲート信号の重なりを無くすことができる。また、サン
プリング期間が終了しアナログスイッチがオフする時
の、アナログ入力信号ラインのノイズによる影響が軽減
される。
【０００９】
【実施例】図１に本発明の実施例を示す。本発明のサン
プルホールド回路は、入力バスラインとＮ個の出力端子
を持ったシフトレジスタとＮ個のサンプルホールド信号
出力端子とを有し、入力バスラインとサンプルホールド
信号出力端子間はトランスミッションゲートいわゆるア
ナログスイッチにより接続されており、アナログスイッ
チのコントロール端子いわゆるゲート端子は、Ｈ端子
（ハイアクティブ端子）がＡＮＤ回路の出力端子と接続
されており、ＡＮＤ回路の二つの入力端子の内一つは下
位スイッチのＬ端子（ローアクティブ端子）と、他の一
つはレジスタの出力端子と夫々接続されている。またＬ
端子とＨ端子間はインバータによって接続されている。
サンプルホールド信号出力端子とＧＮＤ間にはコンデン
サが接続されサンプリング容量を形成している。
【００１０】動作状態において、上記の回路構成を有す
るサンプルホールド回路の大枠が図３のタイミングチャ
ート（b)に示されている。つまり、シフトレジスタ２に
サンプリングパルス（ＳＰ）が入力されクロック（Ｃ
Ｋ）信号に同期してシフト信号が順次出力されアナログ
スイッチを順次オンオフすることにより、入力バスライ
ン１のアナログ信号をサンプリングしていく。
【００１１】図２に示すタイミングチャート（a)はサン
プリングの過渡現象を表したものであり、図３のタイミ
ングチャート（b)のサンプリング信号Ｑn およびＱn+1
の周辺時点を時間拡大して表している。
【００１２】今、アナログスイッチＧn およびＧn+1 を
順にオンする場合を考えると、サンプリングゲート信号
Ｓn が“Ｈ”、反転ゲート信号Ｓn が“Ｌ”になりアナ
ログスイッチＧn がオンする。続いてシフトレジスタの
出力サンプリング信号Ｑn+1は、同Ｑn が“Ｌ”になる
のと同時に“Ｈ”に立ち上がるが、アナログスイッチＧ
n+1 のＮｃｈゲート信号Ｓn+1 は、ＡＮＤ回路３の働き
によりサンプリング信号Ｑn+1 が“Ｈ”になっても、反
転ゲート信号Ｓn が“Ｈ”にならない限り、“Ｈ”に立
ち上がることはない。従って、反転ゲート信号Ｓn が
“Ｈ”になり、アナログスイッチＧn が完全にオフして
から、ゲート信号Ｓn+1 が“Ｈ”になり、アナログスイ
ッチＧn+1 がオンする。
【００１３】アナログスイッチＧn+1 がオンしたとき、
前回のサンプリングレベルの値によっては、コンデンサ
Ｃn+1 に急激に充電される場合があり、入力バスライン
のアナログ信号が影響を受けノイズ２１となって現れ
る。しかし、本実施例の場合、この時点では、既にアナ
ログスイッチＧn は完全にオフ状態となっているのでコ
ンデンサＣn のサンプリングレベルに影響を及ぼすこと
はない。この関係は図２において示されている。
【００１４】図１の実施例において、アナログスイッチ
は、ＰｃｈもしくはＮｃｈの片方のみで構成された場合
も同様である。また、図１の実施例に置けるＡＮＤゲー
トの替わりに、別のクロック信号を用いて、同様の制御
回路を構成することも可能である。
【００１５】
【発明の効果】以上のように本発明のサンプルホールド
回路によれば、極めて簡単な回路構成で、サンプリング
時の入力バスラインのノイズの影響を受け難く、サンプ
リング精度の向上を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明のサンプルホールド回路の実施例を示す
回路図である。
【図２】図１のアナログスイッチＱn 及びＱn+1 の動作
を示すタイミングチャート(a)である。
【図３】図１および図４の回路の動作を示すタイミング
チャート(b) である。
【図４】従来技術に基づくサンプルホールド回路図であ
る。
【図５】図４のアナログスイッチＱn 及びＱn+1 の動作
を示すタイミングチャート（ｃ）である。
【符号の説明】
１ 入力バスライン ２ シフトレジスタ １３ ＡＮＤ回路 ２１ 入力バスラインに生じたノイズ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 共通の入力バスラインと該入力バスライ
    ンに接続された複数組のアナログスイッチ及びコンデン
    サから成るサンプルホールド回路であって、前記アナロ
    グスイッチに順次サンプリング制御信号を供給する手段
    と、前記サンプリング制御信号の遅延により複数のアナ
    ログスイッチが同時に導通状態となることを防止する手
    段とを備えたことを特徴とするサンプルホールド回路。
JP4182280A 1992-07-09 1992-07-09 サンプルホールド回路 Expired - Lifetime JP3067059B2 (ja)

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