JPH0629176A - 半導体素子の露光方法 - Google Patents
半導体素子の露光方法Info
- Publication number
- JPH0629176A JPH0629176A JP18140192A JP18140192A JPH0629176A JP H0629176 A JPH0629176 A JP H0629176A JP 18140192 A JP18140192 A JP 18140192A JP 18140192 A JP18140192 A JP 18140192A JP H0629176 A JPH0629176 A JP H0629176A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- misalignment
- semiconductor element
- pattern
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- Pending
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Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 ステッパー特性による被処理半導体素子の限
界を打破して大型の半導体素子の露光を可能にする点。 【構成】 複数個のガラスマスクを利用して、半導体素
子に半導体素子パターンを転写し、これをつなぎ合わせ
ることにより一つの機能を持った半導体素子を提供す
る。この際、つなぎ合わせ部分の合わせずれを制御する
のに、つなぎ合わせ確認用のマークを設ける。
界を打破して大型の半導体素子の露光を可能にする点。 【構成】 複数個のガラスマスクを利用して、半導体素
子に半導体素子パターンを転写し、これをつなぎ合わせ
ることにより一つの機能を持った半導体素子を提供す
る。この際、つなぎ合わせ部分の合わせずれを制御する
のに、つなぎ合わせ確認用のマークを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の露光方法
に係わるもので、特に、大面積の半導体素子の製造に好
適する。
に係わるもので、特に、大面積の半導体素子の製造に好
適する。
【０００２】
【従来の技術】近年半導体素子の高集積化は、増加の一
途をたどっており、半導体素子面積もどんどん大型化す
る傾向にある。この背景の基、大口径単結晶の製造技術
も開発が進み、口径６吋から８吋の半導体チップが生産
現場に投入され、それに対応する技術の開発も進行して
いる。
途をたどっており、半導体素子面積もどんどん大型化す
る傾向にある。この背景の基、大口径単結晶の製造技術
も開発が進み、口径６吋から８吋の半導体チップが生産
現場に投入され、それに対応する技術の開発も進行して
いる。
【０００３】このように集積度が高い半導体素子の製造
は、公知のフォトリソグラフィ（以後ＰＥＰ工程と記載
する）技術をいわゆるステッパー（以後露光装置と記載
する）などを利用して行っており、ＰＥＰ工程の一部で
ある露光工程は、当然レティクルを利用するのが一般的
である。
は、公知のフォトリソグラフィ（以後ＰＥＰ工程と記載
する）技術をいわゆるステッパー（以後露光装置と記載
する）などを利用して行っており、ＰＥＰ工程の一部で
ある露光工程は、当然レティクルを利用するのが一般的
である。
【０００４】
【発明が解決しようとする課題】半導体素子の製造にと
って不可欠なＰＥＰ工程には、露光装置を利用するが、
その性能の限界から寸法が２０ｍｍスクエア（Ｓｑｕａ
ｒｅ）の半導体素子しか処理できないのが現実である。
このために半導体素子の配線を４層以上に多層化するこ
とにより対応して、２０ｍｍスクエア以上の半導体素子
の開発は、断念しているのが実情である。
って不可欠なＰＥＰ工程には、露光装置を利用するが、
その性能の限界から寸法が２０ｍｍスクエア（Ｓｑｕａ
ｒｅ）の半導体素子しか処理できないのが現実である。
このために半導体素子の配線を４層以上に多層化するこ
とにより対応して、２０ｍｍスクエア以上の半導体素子
の開発は、断念しているのが実情である。
【０００５】本発明は、このような事情により成された
もので、特に、新規な半導体素子の製造方法を提供する
ことを目的とする。
もので、特に、新規な半導体素子の製造方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】半導体素子のパターンを
被露光部分において形成する際に、被露光部分に対して
前記被露光部分の一方を非露光状態として露光後、他方
を非露光状態として露光する点に本発明に係わる半導体
素子の露光方法の特徴がある。 また、前記露光工程時
の半導体素子のつなぎ合わせ部分に、夫々一定のピッチ
で合わせずれマークを夫々形成し、一方の合わせずれマ
ーク間に他方の合わせずれマークを配置することによ
り、区分した前記半導体素子の合わせずれを確認する点
にも特徴がある。
被露光部分において形成する際に、被露光部分に対して
前記被露光部分の一方を非露光状態として露光後、他方
を非露光状態として露光する点に本発明に係わる半導体
素子の露光方法の特徴がある。 また、前記露光工程時
の半導体素子のつなぎ合わせ部分に、夫々一定のピッチ
で合わせずれマークを夫々形成し、一方の合わせずれマ
ーク間に他方の合わせずれマークを配置することによ
り、区分した前記半導体素子の合わせずれを確認する点
にも特徴がある。
【０００７】
【作用】以上のように露光装置の処理限界を超えた本発
明に係わる半導体素子の製造方法では、半導体素子の被
露光領域を分けて、複数回のレティクルによる露光工程
により被露光領域の一方を非露光状態として露光後、他
方を非露光状態として露光するものである。従って半導
体素子の機種に対応したパターンは、被露光部分を分け
て、夫々を同一の基準の基でＰＥＰ工程を施しておく。
しかも、合わせずれの確認は、つなぎ合わせ部に合わせ
ずれマークを設けて、半導体素子パターンの合わせずれ
を確認する。
明に係わる半導体素子の製造方法では、半導体素子の被
露光領域を分けて、複数回のレティクルによる露光工程
により被露光領域の一方を非露光状態として露光後、他
方を非露光状態として露光するものである。従って半導
体素子の機種に対応したパターンは、被露光部分を分け
て、夫々を同一の基準の基でＰＥＰ工程を施しておく。
しかも、合わせずれの確認は、つなぎ合わせ部に合わせ
ずれマークを設けて、半導体素子パターンの合わせずれ
を確認する。
【０００８】
【実施例】本発明に係わる一実施例を図１〜図８を参照
して説明する。図１は、本発明により製造した半導体チ
ップ即ち半導体素子１の表面図であり、図２は、半導体
素子１の被露光領域を区分して露光工程用マスクの上面
図である。
して説明する。図１は、本発明により製造した半導体チ
ップ即ち半導体素子１の表面図であり、図２は、半導体
素子１の被露光領域を区分して露光工程用マスクの上面
図である。
【０００９】半導体素子１には、機種により特定化した
拡散領域、フィールド絶縁物層ならびに表面安定化層な
どのパターンが必要であり、これを公知のＰＥＰ工程に
より形成する。これは、いわゆるレティクルを利用する
露光工程などによるが、前記のように２度の露光で得ら
れる半導体素子部分をつなげる手法を採る本発明では、
予め半導体素子パターンを形成する。
拡散領域、フィールド絶縁物層ならびに表面安定化層な
どのパターンが必要であり、これを公知のＰＥＰ工程に
より形成する。これは、いわゆるレティクルを利用する
露光工程などによるが、前記のように２度の露光で得ら
れる半導体素子部分をつなげる手法を採る本発明では、
予め半導体素子パターンを形成する。
【００１０】この形成に関しては、図７を参照して説明
する。前記のように半導体素子に必要な拡散領域、フィ
ールド絶縁物層ならびに表面安定化層などのパターンか
ら成る被露光部分を分けなければならない。従って、分
けた半導体素子パターンの被露光部分毎に、一定の基準
の基でＰＥＰ工程を行う必要がある。
する。前記のように半導体素子に必要な拡散領域、フィ
ールド絶縁物層ならびに表面安定化層などのパターンか
ら成る被露光部分を分けなければならない。従って、分
けた半導体素子パターンの被露光部分毎に、一定の基準
の基でＰＥＰ工程を行う必要がある。
【００１１】そこで、図７の合わせ方式に明らかにする
ように、先ずダミーのＢ領域を分けた半導体素子パター
ンの一方にＰＥＰ工程により、後のＰＥＰ工程の基準と
なるパターンを形成してから、これを基準としてＡ領域
をダミーＢ領域に隣接してＰＥＰ工程により形成する。
図６に示す半導体素子パターンのＡ領域とＢ領域の形成
は、ステッパーの位置を平行移動する方法による。
ように、先ずダミーのＢ領域を分けた半導体素子パター
ンの一方にＰＥＰ工程により、後のＰＥＰ工程の基準と
なるパターンを形成してから、これを基準としてＡ領域
をダミーＢ領域に隣接してＰＥＰ工程により形成する。
図６に示す半導体素子パターンのＡ領域とＢ領域の形成
は、ステッパーの位置を平行移動する方法による。
【００１２】ダミーのＢ領域の露光をより詳しく説明す
ると、半導体素子パーンの半分を露光し、次に通常のＣ
ＭＯＳ製品では、ＰーＷｅｌｌ領域に相当する１ＰＥＰ
工程を半導体素子パーンの半分づつＢ領域を基準として
露光する（図７参照）。図６には、６吋半導体素子の露
光例を示したが、２０×２４ｍｍ2 チップの場合２６ｐ
ｃｓ／６吋半導体素子となる。また、半導体素子パター
ン２内にＡ領域とＢ領域を形成することにより所定のパ
ターンを形成する。このように、半導体素子パターンの
被露光領域を区分した夫々には、一定の基準の基でＰＥ
Ｐ工程で転写が完了する。
ると、半導体素子パーンの半分を露光し、次に通常のＣ
ＭＯＳ製品では、ＰーＷｅｌｌ領域に相当する１ＰＥＰ
工程を半導体素子パーンの半分づつＢ領域を基準として
露光する（図７参照）。図６には、６吋半導体素子の露
光例を示したが、２０×２４ｍｍ2 チップの場合２６ｐ
ｃｓ／６吋半導体素子となる。また、半導体素子パター
ン２内にＡ領域とＢ領域を形成することにより所定のパ
ターンを形成する。このように、半導体素子パターンの
被露光領域を区分した夫々には、一定の基準の基でＰＥ
Ｐ工程で転写が完了する。
【００１３】更に、図８にこれらの作業シーケンスを示
した。即ち、先ずＰＥＰ工程を専用の設備にセット後、
所定のレジストを塗布後、ダミーのＢ領域を露光し、次
にレティクルを交換してＡ領域用のみのを挿入して露光
し、最後に現像して所定の半導体素子パターンを完成す
る。
した。即ち、先ずＰＥＰ工程を専用の設備にセット後、
所定のレジストを塗布後、ダミーのＢ領域を露光し、次
にレティクルを交換してＡ領域用のみのを挿入して露光
し、最後に現像して所定の半導体素子パターンを完成す
る。
【００１４】ちなみに半導体素子パターンの一例の寸法
について２０．０ｍｍ×１２．００５ｍｍのＣ半導体素
子パターンと、２０．０ｍｍ×１２．０ｍｍのＤ半導体
素子素子パターンについて記載する。
について２０．０ｍｍ×１２．００５ｍｍのＣ半導体素
子パターンと、２０．０ｍｍ×１２．０ｍｍのＤ半導体
素子素子パターンについて記載する。
【００１５】半導体素子パターンとしては、ａがパター
ンエリア（ダイシングラインの内側）、ｂがダイシング
ラインを含むチップサイズ、ｃが外枠を含むデータ領
域、ｄに最終半導体素子パターンサイズを記載する。Ｃ
半導体素子パターンでは、ａ：１１．９２５ｍｍ×１
９．８６ｍｍ、ｂ：１２．００５ｍｍ×２０．００ｍ
ｍ、ｃ：１３．００ｍｍ×２２．００ｍｍであり、Ｄ半
導体素子パターンでは、ａ：１１．９２ｍｍ×１９．８
６ｍｍ、ｂ：１２．００ｍｍ×２０．００ｍｍ、ｃ：１
３．００ｍｍ×２２．００ｍｍであり、ｄは、両半導体
素子パターンとも２４．００ｍｍ×２０．００ｍｍであ
る。
ンエリア（ダイシングラインの内側）、ｂがダイシング
ラインを含むチップサイズ、ｃが外枠を含むデータ領
域、ｄに最終半導体素子パターンサイズを記載する。Ｃ
半導体素子パターンでは、ａ：１１．９２５ｍｍ×１
９．８６ｍｍ、ｂ：１２．００５ｍｍ×２０．００ｍ
ｍ、ｃ：１３．００ｍｍ×２２．００ｍｍであり、Ｄ半
導体素子パターンでは、ａ：１１．９２ｍｍ×１９．８
６ｍｍ、ｂ：１２．００ｍｍ×２０．００ｍｍ、ｃ：１
３．００ｍｍ×２２．００ｍｍであり、ｄは、両半導体
素子パターンとも２４．００ｍｍ×２０．００ｍｍであ
る。
【００１６】次に半導体素子パターンの形成後、半導体
素子１の被露光領域を区分して夫々を露光する工程を図
１乃至図５を参照して説明する。
素子１の被露光領域を区分して夫々を露光する工程を図
１乃至図５を参照して説明する。
【００１７】図１は、本発明方法により形成した半導体
素子１の表面図を示しておりその転写を行うのには、図
２に示す２枚のガラスマスク２、３を使用する。ガラス
マスク２、３における半導体素子パターンの寸法は、Ｃ
及びＤとして前記の通りであり、これを公知のフォトリ
ソグラフィ工程で半導体素子１上に転写して得られる半
導体素子１の寸法は、２４．０ｍｍ×２０．０ｍｍであ
る。
素子１の表面図を示しておりその転写を行うのには、図
２に示す２枚のガラスマスク２、３を使用する。ガラス
マスク２、３における半導体素子パターンの寸法は、Ｃ
及びＤとして前記の通りであり、これを公知のフォトリ
ソグラフィ工程で半導体素子１上に転写して得られる半
導体素子１の寸法は、２４．０ｍｍ×２０．０ｍｍであ
る。
【００１８】この際、ガラスマスク２の一辺の寸法１
２．５ｍｍの内０．００５ｍｍは、転写時、ガラスマス
ク３転写パターンとのオーバラップ（Ｏｖｅｒｌａｐ）
部分である。このように２つの半導体素子パターン（図
３と図４参照）をつなぎ合わせて一つの半導体素子を形
成するが、そのつなぎ合わせは配線により行った（図５
参照）。
２．５ｍｍの内０．００５ｍｍは、転写時、ガラスマス
ク３転写パターンとのオーバラップ（Ｏｖｅｒｌａｐ）
部分である。このように２つの半導体素子パターン（図
３と図４参照）をつなぎ合わせて一つの半導体素子を形
成するが、そのつなぎ合わせは配線により行った（図５
参照）。
【００１９】この様子は、転写後の半導体素子の上面図
である図１に示すように、配線層４がつなぎ合わせ部ｅ
を跨いで接続しており、つなぎ合わせに必要な合わせマ
ーク５も形成する。
である図１に示すように、配線層４がつなぎ合わせ部ｅ
を跨いで接続しており、つなぎ合わせに必要な合わせマ
ーク５も形成する。
【００２０】図２と図３には、ガラスマスクの表面図を
示しており、酸化クロムパターン６の外に合わせずれマ
ーク５a と５b を設ける。即ち、つなぎ合わせ部ｅの合
わせずれの確認用にガラスマスク２、３夫々のオーバラ
ップ部分に合わせずれマーク５a と５b を酸化クロムの
パターンにより設けるが、両者のピッチは同一として、
一方の合わせずれマーク５a の中間の同一の場所に、他
方の合わせマーク５bが位置すれば合わせずれが確認で
きる。
示しており、酸化クロムパターン６の外に合わせずれマ
ーク５a と５b を設ける。即ち、つなぎ合わせ部ｅの合
わせずれの確認用にガラスマスク２、３夫々のオーバラ
ップ部分に合わせずれマーク５a と５b を酸化クロムの
パターンにより設けるが、両者のピッチは同一として、
一方の合わせずれマーク５a の中間の同一の場所に、他
方の合わせマーク５bが位置すれば合わせずれが確認で
きる。
【００２１】反対に、他方の合わせずれマーク５b の位
置が一方の合わせずれマーク５a の中間の同一の場所に
ない時は、合わせずれがあることになり、失敗に終わっ
たことを意味する。
置が一方の合わせずれマーク５a の中間の同一の場所に
ない時は、合わせずれがあることになり、失敗に終わっ
たことを意味する。
【００２２】図３は、一方のガラスマスク２の端に設け
た合わせずれマーク５a の上面図を、図４は他方のガラ
スマスク３の端に設けた合わせずれマーク５b の上面図
を、図５には、両者をつなぎ合わせた状態を示す。これ
は、合わせずれがなかった状態を示している。
た合わせずれマーク５a の上面図を、図４は他方のガラ
スマスク３の端に設けた合わせずれマーク５b の上面図
を、図５には、両者をつなぎ合わせた状態を示す。これ
は、合わせずれがなかった状態を示している。
【００２３】この他に、合わせずれマーク５ａと５ｂの
ピッチを意図的に変えることにより、合わせずれ値を定
量的に読取ることもできる。例えば合わせずれマーク５
ａのピッチを４．９μｍ、５ｂのピッチを５．０μｍと
した場合、図５に示すＩ部分で合わせずれマーク５ａが
左右にある合わせずれマーク５ｂの中心に位置すると、
合わせずれ値は、０μｍである。これに対してIIの位置
で合わせずれマーク５ａが左右にある合わせずれマーク
５ｂの中心に位置すると、合わせは、上方向に０．１μ
ｍずれることになる。
ピッチを意図的に変えることにより、合わせずれ値を定
量的に読取ることもできる。例えば合わせずれマーク５
ａのピッチを４．９μｍ、５ｂのピッチを５．０μｍと
した場合、図５に示すＩ部分で合わせずれマーク５ａが
左右にある合わせずれマーク５ｂの中心に位置すると、
合わせずれ値は、０μｍである。これに対してIIの位置
で合わせずれマーク５ａが左右にある合わせずれマーク
５ｂの中心に位置すると、合わせは、上方向に０．１μ
ｍずれることになる。
【００２４】
【発明の効果】本発明に係わる半導体素子の露光方法
は、現状の露光装置（ステッパー）では、製造できなか
った２０ｍｍスクエヤ以上の面積の半導体素子例えば電
界効果型トランジスタが、現在の露光装置により開発す
ることが可能になる。しかも製品としては、２４．０ｍ
ｍ×２０．０ｍｍ以上の半導体素子の開発を進めること
が可能になり、他の製品にも適用することができる。
は、現状の露光装置（ステッパー）では、製造できなか
った２０ｍｍスクエヤ以上の面積の半導体素子例えば電
界効果型トランジスタが、現在の露光装置により開発す
ることが可能になる。しかも製品としては、２４．０ｍ
ｍ×２０．０ｍｍ以上の半導体素子の開発を進めること
が可能になり、他の製品にも適用することができる。
【図１】本発明方法を利用した半導体素子の上面図であ
る。
る。
【図２】本発明方法に利用するガラスマスクを示す上面
図である。
図である。
【図３】本発明方法に適用する合わせずれマークの拡大
図である。
図である。
【図４】本発明方法で適用する他の合わせずれマークの
拡大図である。
拡大図である。
【図５】図３と図４に示した合わせずれマーク両方を本
発明方法に適用した状態を示す合わせずれマークの拡大
図である。
発明方法に適用した状態を示す合わせずれマークの拡大
図である。
【図６】本発明方法を適用する半導体素子パターンの上
面図である。
面図である。
【図７】本発明方法で適用する合わせ方式を明らかにす
る図である。
る図である。
【図８】本発明方法のシーケンスを明らかにする図であ
る。
る。
１：半導体素子、 ２、３：ガラスマスク、 ４：配線層、 ５a 、５b ：合わせずれマーク、 ６：酸化クロームパターン。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０３Ｆ 9/00 Ｈ 9122−2Ｈ
Claims (2)
- 【請求項１】 半導体素子のパターンを露光する際に、
被露光部分に対して前記被露光部分の一方を非露光状態
として露光後、他方を非露光状態として露光することを
特徴とする半導体素子の露光方法 - 【請求項２】 前記露光工程時の半導体素子のつなぎ合
わせ部分に夫々一定のピッチでマークを形成し、一方の
マーク間に他方のマークを配置することにより、区分し
た前記半導体素子の合わせずれを確認することを特徴と
する半導体素子の露光方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18140192A JPH0629176A (ja) | 1992-07-09 | 1992-07-09 | 半導体素子の露光方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18140192A JPH0629176A (ja) | 1992-07-09 | 1992-07-09 | 半導体素子の露光方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629176A true JPH0629176A (ja) | 1994-02-04 |
Family
ID=16100110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18140192A Pending JPH0629176A (ja) | 1992-07-09 | 1992-07-09 | 半導体素子の露光方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080003A (en) * | 1997-04-18 | 2000-06-27 | Nec Corporation | Multi-stage interconnection type electronic component with movable hook guide member and electronic equipment having the plural modules |
| JP2002270483A (ja) * | 2001-03-07 | 2002-09-20 | Nikon Corp | 露光方法および露光装置 |
-
1992
- 1992-07-09 JP JP18140192A patent/JPH0629176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080003A (en) * | 1997-04-18 | 2000-06-27 | Nec Corporation | Multi-stage interconnection type electronic component with movable hook guide member and electronic equipment having the plural modules |
| JP2002270483A (ja) * | 2001-03-07 | 2002-09-20 | Nikon Corp | 露光方法および露光装置 |
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