JPH0629406A - コンタクト構造及びそのコンタクト形成方法 - Google Patents
コンタクト構造及びそのコンタクト形成方法Info
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- JPH0629406A JPH0629406A JP30177191A JP30177191A JPH0629406A JP H0629406 A JPH0629406 A JP H0629406A JP 30177191 A JP30177191 A JP 30177191A JP 30177191 A JP30177191 A JP 30177191A JP H0629406 A JPH0629406 A JP H0629406A
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Abstract
(57)【要約】
【目的】コンタクトホール６を構成した導電層３とコン
タクトホール６内に形成した配線層との間の耐圧を向上
させるコンタクト構造及びそのコンタクト形成方法を提
供する。 【構成】第１導電層１上方に、順次形成された第２導電
層とオフセット絶縁膜４に該第２の導電層とオフセット
絶縁膜を通して設けられたコンタクトホール６と、該コ
ンタクトホール側面に設けられた絶縁材側壁９と、上記
コンタクトホール６内に自己整合的に設けられた配線層
１０とからなるコンタクト構造において、上記オフセッ
ト絶縁膜直下の第２導電層部位に前記側壁の突出部９ｂ
を設ける。
タクトホール６内に形成した配線層との間の耐圧を向上
させるコンタクト構造及びそのコンタクト形成方法を提
供する。 【構成】第１導電層１上方に、順次形成された第２導電
層とオフセット絶縁膜４に該第２の導電層とオフセット
絶縁膜を通して設けられたコンタクトホール６と、該コ
ンタクトホール側面に設けられた絶縁材側壁９と、上記
コンタクトホール６内に自己整合的に設けられた配線層
１０とからなるコンタクト構造において、上記オフセッ
ト絶縁膜直下の第２導電層部位に前記側壁の突出部９ｂ
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、コンタクト構造及びコ
ンタクト形成方法に係り、特にコンタクトホールにセル
フアライン（自己整合）でコンタクトを形成するコンタ
クト構造及びコンタクト形成方法に関するものである。
ンタクト形成方法に係り、特にコンタクトホールにセル
フアライン（自己整合）でコンタクトを形成するコンタ
クト構造及びコンタクト形成方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体装置の製
造においてシリコン基板や下層配線との電気的コンタク
トをとる方法として、特に微細なルールのプロセスに適
したセルフアラインコンタクト（Self Aligned Contac
t:SAC）形成方法が知られている。図３は従来の上記Ｓ
ＡＣの典型的な形成方法を示す工程断面図である。
造においてシリコン基板や下層配線との電気的コンタク
トをとる方法として、特に微細なルールのプロセスに適
したセルフアラインコンタクト（Self Aligned Contac
t:SAC）形成方法が知られている。図３は従来の上記Ｓ
ＡＣの典型的な形成方法を示す工程断面図である。
【０００３】従来のＳＡＣの形成方法はまず図３（ａ）
に示す様に、シリコン（Ｓｉ）基板１上にゲート酸化膜
２、ゲートポリシリコン（Ｐｏｌｙ−Ｓｉ）膜３、オフ
セットＳｉＯ2膜４を順次形成した後、図３（ｂ）に示
す様にホトレジスト（ＰＲ）膜をリソグラフィ技術でパ
ターニングし、レジストパターン５を形成し、それをマ
スクとしてオフセットＳｉＯ2膜４、そしてゲートＰｏ
ｌｙ−Ｓｉ膜３を順次ＲＩＥ（反応性イオンエッチン
グ）法によりエッチング除去してコンタクトホール６を
形成する。このＲＩＥにより、開口部の薄いゲート酸化
膜２も除去されるため、図３（ｃ）に示すようにレジス
トパターン５を除去した後、熱酸化により開口部のＳｉ
基板１表面及びゲートＰｏｌｙ−Ｓｉ膜３の側壁を酸化
し、酸化膜７をＵの字状に形成する。次に、ＳｉＯ2を
ＣＶＤ（化学的気相成長）法により堆積させてＳｉＯ2
層８を形成し、上方からのＲＩＥによるエッチバックに
より、開口部にＳｉＯ2サイドウォール（側壁）８ａを
形成する（図３（ｄ））。
に示す様に、シリコン（Ｓｉ）基板１上にゲート酸化膜
２、ゲートポリシリコン（Ｐｏｌｙ−Ｓｉ）膜３、オフ
セットＳｉＯ2膜４を順次形成した後、図３（ｂ）に示
す様にホトレジスト（ＰＲ）膜をリソグラフィ技術でパ
ターニングし、レジストパターン５を形成し、それをマ
スクとしてオフセットＳｉＯ2膜４、そしてゲートＰｏ
ｌｙ−Ｓｉ膜３を順次ＲＩＥ（反応性イオンエッチン
グ）法によりエッチング除去してコンタクトホール６を
形成する。このＲＩＥにより、開口部の薄いゲート酸化
膜２も除去されるため、図３（ｃ）に示すようにレジス
トパターン５を除去した後、熱酸化により開口部のＳｉ
基板１表面及びゲートＰｏｌｙ−Ｓｉ膜３の側壁を酸化
し、酸化膜７をＵの字状に形成する。次に、ＳｉＯ2を
ＣＶＤ（化学的気相成長）法により堆積させてＳｉＯ2
層８を形成し、上方からのＲＩＥによるエッチバックに
より、開口部にＳｉＯ2サイドウォール（側壁）８ａを
形成する（図３（ｄ））。
【０００４】次に、不純物イオン注入により拡散層を形
成した後、アルミニウム（Ａｌ）あるいはＰｏｌｙ−Ｓ
ｉを全面に被着し、パターニングによりセルフアライン
コンタクトの配線層１０が形成される（図３（ｅ））。
成した後、アルミニウム（Ａｌ）あるいはＰｏｌｙ−Ｓ
ｉを全面に被着し、パターニングによりセルフアライン
コンタクトの配線層１０が形成される（図３（ｅ））。
【０００５】上記従来のセルフアラインコンタクト形成
方法では、コンタクト部がゲートＰｏｌｙ−Ｓｉ膜３の
エッジからＳｉＯ2側壁８ａの幅だけ離れた部位に自動
的に形成されるため、マスクずれ等の問題がなく、しか
もコンタクトの微細化には適した方法である。
方法では、コンタクト部がゲートＰｏｌｙ−Ｓｉ膜３の
エッジからＳｉＯ2側壁８ａの幅だけ離れた部位に自動
的に形成されるため、マスクずれ等の問題がなく、しか
もコンタクトの微細化には適した方法である。
【０００６】
【発明が解決しようとする課題】上記従来のコンタクト
形成では、図３（ｅ）に示したゲートＰｏｌｙ−Ｓｉ膜
３の肩の角の部位Ａに、電場が集中し易く、また配線層
１０との距離もそれ程離れていないために、その部位Ａ
でゲートＰｏｌｙ−Ｓｉ膜３と配線層１０間の耐圧が低
下する。
形成では、図３（ｅ）に示したゲートＰｏｌｙ−Ｓｉ膜
３の肩の角の部位Ａに、電場が集中し易く、また配線層
１０との距離もそれ程離れていないために、その部位Ａ
でゲートＰｏｌｙ−Ｓｉ膜３と配線層１０間の耐圧が低
下する。
【０００７】そこで、本発明はコンタクトホールを構成
した導電層とコンタクトホール内に形成した配線層との
間の耐圧を向上させるコンタクト構造及びそのコンタク
ト形成方法を提供することを目的とする。
した導電層とコンタクトホール内に形成した配線層との
間の耐圧を向上させるコンタクト構造及びそのコンタク
ト形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題は本発明によれ
ば、第１の導電層上方に、順次形成された第２の導電層
とオフセット絶縁膜に該第２の導電層とオフセット絶縁
膜を通して設けられたコンタクトホールと、該コンタク
トホール側面に設けられた絶縁材側壁と、前記コンタク
トホール内に自己整合的に設けられた配線層とからなる
コンタクト構造において、前記オフセット絶縁膜直下の
第２導電層部位に前記絶縁材側壁の突出部を設けたこと
を特徴とするコンタクト構造によって解決される。
ば、第１の導電層上方に、順次形成された第２の導電層
とオフセット絶縁膜に該第２の導電層とオフセット絶縁
膜を通して設けられたコンタクトホールと、該コンタク
トホール側面に設けられた絶縁材側壁と、前記コンタク
トホール内に自己整合的に設けられた配線層とからなる
コンタクト構造において、前記オフセット絶縁膜直下の
第２導電層部位に前記絶縁材側壁の突出部を設けたこと
を特徴とするコンタクト構造によって解決される。
【０００９】更に、上記課題は本発明によれば、第１の
導電層上方に第２の導電層及びオフセット絶縁膜を順次
形成する工程、前記オフセット絶縁膜にコンタクトホー
ル上部を形成して前記第２の導電層を露出する工程、前
記オフセット絶縁膜をマスクとして前記第２の導電層を
等方性エッチングして前記オフセット絶縁膜直下の前記
第２の導電層に穴を形成する工程、前記オフセット絶縁
膜をマスクとして異方性エッチングしてコンタクトホー
ル下部を形成する工程、前記穴を埋め込む絶縁材側壁を
前記コンタクトホール内に形成する工程、及び全面に導
電材料を被着し、パターニングすることにより、前記コ
ンタクトホール内に自己整合的に配線層を形成する工程
を含むことを特徴とするコンタクト形成方法によって解
決される。
導電層上方に第２の導電層及びオフセット絶縁膜を順次
形成する工程、前記オフセット絶縁膜にコンタクトホー
ル上部を形成して前記第２の導電層を露出する工程、前
記オフセット絶縁膜をマスクとして前記第２の導電層を
等方性エッチングして前記オフセット絶縁膜直下の前記
第２の導電層に穴を形成する工程、前記オフセット絶縁
膜をマスクとして異方性エッチングしてコンタクトホー
ル下部を形成する工程、前記穴を埋め込む絶縁材側壁を
前記コンタクトホール内に形成する工程、及び全面に導
電材料を被着し、パターニングすることにより、前記コ
ンタクトホール内に自己整合的に配線層を形成する工程
を含むことを特徴とするコンタクト形成方法によって解
決される。
【００１０】
【作用】本発明によれば、コンタクトホール６を構成す
る第２の導電層３の肩の角部（オフセット絶縁膜４直下
部）が除去されて絶縁材側壁９ｂが形成されているので
電場集中を緩和することができ、且つ第２導電層３と配
線層１０間との距離を大きくすることができる。
る第２の導電層３の肩の角部（オフセット絶縁膜４直下
部）が除去されて絶縁材側壁９ｂが形成されているので
電場集中を緩和することができ、且つ第２導電層３と配
線層１０間との距離を大きくすることができる。
【００１１】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。
る。
【００１２】図１は本発明のコンタクト構造の一実施例
を示す断面図である。
を示す断面図である。
【００１３】図１に示すコンタクト構造は、第１導電層
としてのシリコン（Ｓｉ）基板１上に配線層１０がセル
フアラインで形成されており、Ｓｉ基板１上のゲートポ
リシリコン（Ｐｏｌｙ−Ｓｉ）膜３と配線層１０間に形
成されたＳｉＯ2サイドウォール（側壁）９ａによって
分離されている。ＳｉＯ2サイドウォール９ａはゲート
Ｐｏｌｙ−Ｓｉ膜３の肩の角部に側壁の突出部としての
電場集中緩和サイドウォール部９ｂを形成することによ
り、文字通り電場の集中を緩和して耐圧の向上を図って
いる。ゲートＰｏｌｙ−Ｓｉ膜３上にはオフセットＳｉ
Ｏ2膜（絶縁膜）４がエッチバックの際のオフセット材
の役をすべく設けられている。
としてのシリコン（Ｓｉ）基板１上に配線層１０がセル
フアラインで形成されており、Ｓｉ基板１上のゲートポ
リシリコン（Ｐｏｌｙ−Ｓｉ）膜３と配線層１０間に形
成されたＳｉＯ2サイドウォール（側壁）９ａによって
分離されている。ＳｉＯ2サイドウォール９ａはゲート
Ｐｏｌｙ−Ｓｉ膜３の肩の角部に側壁の突出部としての
電場集中緩和サイドウォール部９ｂを形成することによ
り、文字通り電場の集中を緩和して耐圧の向上を図って
いる。ゲートＰｏｌｙ−Ｓｉ膜３上にはオフセットＳｉ
Ｏ2膜（絶縁膜）４がエッチバックの際のオフセット材
の役をすべく設けられている。
【００１４】次に、図１に示したコンタクト構造の形成
方法を説明する。
方法を説明する。
【００１５】図２はその工程を示す断面図であり、従来
工程の図３（ａ）の工程に続く工程を示す。
工程の図３（ａ）の工程に続く工程を示す。
【００１６】本実施例は、まず従来と同様に図３（ａ）
に第１導電層としてのＳｉ基板１上にゲート酸化膜２、
第２導電層としてのゲートＰｏｌｙ−Ｓｉ膜３、そして
オフセットＳｉＯ2膜（絶縁膜）４を順次形成する。
に第１導電層としてのＳｉ基板１上にゲート酸化膜２、
第２導電層としてのゲートＰｏｌｙ−Ｓｉ膜３、そして
オフセットＳｉＯ2膜（絶縁膜）４を順次形成する。
【００１７】本実施例ではゲート酸化膜２の厚さを２０
ｎｍ、ゲートＰｏｌｙ−Ｓｉ膜３の厚さを２００ｎｍ、
オフセットＳｉＯ2膜４の厚さを３００ｎｍとした。
ｎｍ、ゲートＰｏｌｙ−Ｓｉ膜３の厚さを２００ｎｍ、
オフセットＳｉＯ2膜４の厚さを３００ｎｍとした。
【００１８】次に、約１μｍの厚さのレジストをオフセ
ットＳｉＯ2膜４上に形成し、約０．６μｍ幅の開口を
有するレジストパターン５を形成し、このレジストパタ
ーン５をマスクとして図２（ａ）に示す様に、オフセッ
トＳｉＯ2膜４をＣＨ4／Ｈ2ガスを用いたＲＩＥ（反応
性イオンエッチング）等の異方性エッチングにより除去
してコンタクトホール６を形成する。
ットＳｉＯ2膜４上に形成し、約０．６μｍ幅の開口を
有するレジストパターン５を形成し、このレジストパタ
ーン５をマスクとして図２（ａ）に示す様に、オフセッ
トＳｉＯ2膜４をＣＨ4／Ｈ2ガスを用いたＲＩＥ（反応
性イオンエッチング）等の異方性エッチングにより除去
してコンタクトホール６を形成する。
【００１９】次に、図２（ｂ）示す様に、ゲートＰｏｌ
ｙ−Ｓｉ膜３の厚さの１／４〜１／２（５０ｎｍ〜１０
０ｎｍ）の厚さを、例えばＣＨ4＋Ｏ2によるプラズマエ
ッチングによる等方性エッチングにより除去する。この
エッチングは等方性エッチングのため、コンタクトホー
ルを形成したオフセットＳｉＯ2膜４直下の部分も除去
した舟型形状となっている。１１はこのエッチングによ
って除去された等方性エッチング除去部である。
ｙ−Ｓｉ膜３の厚さの１／４〜１／２（５０ｎｍ〜１０
０ｎｍ）の厚さを、例えばＣＨ4＋Ｏ2によるプラズマエ
ッチングによる等方性エッチングにより除去する。この
エッチングは等方性エッチングのため、コンタクトホー
ルを形成したオフセットＳｉＯ2膜４直下の部分も除去
した舟型形状となっている。１１はこのエッチングによ
って除去された等方性エッチング除去部である。
【００２０】ゲートＰｏｌｙ−Ｓｉ膜３の横方向（オフ
セットＳｉＯ2膜４直下）の等方性エッチングを助長
し、その膜の角部を除去する効果を高めるために、ゲー
トＰｏｌｙ−Ｓｉ膜３をＣＶＤ法で形成した後、シリコ
ン（Ｓｉ）や燐（Ｐ）等のイオン注入を行ってゲートＰ
ｏｌｙ−Ｓｉ膜３の表面にダメージ層を形成しても良い
し、オフセットＳｉＯ2膜４をエッチングし、ゲートＰ
ｏｌｙ−Ｓｉ膜３を露出した後、斜めイオン注入によっ
てオフセットＳｉＯ2膜４直下のゲートＰｏｌｙ−Ｓｉ
膜３にダメージ層を形成しても良い。
セットＳｉＯ2膜４直下）の等方性エッチングを助長
し、その膜の角部を除去する効果を高めるために、ゲー
トＰｏｌｙ−Ｓｉ膜３をＣＶＤ法で形成した後、シリコ
ン（Ｓｉ）や燐（Ｐ）等のイオン注入を行ってゲートＰ
ｏｌｙ−Ｓｉ膜３の表面にダメージ層を形成しても良い
し、オフセットＳｉＯ2膜４をエッチングし、ゲートＰ
ｏｌｙ−Ｓｉ膜３を露出した後、斜めイオン注入によっ
てオフセットＳｉＯ2膜４直下のゲートＰｏｌｙ−Ｓｉ
膜３にダメージ層を形成しても良い。
【００２１】次に、図２（ｃ）に示す様にレジストパタ
ーン５及びオフセットＳｉＯ2膜４をマスクとしてＲＩ
Ｅにより残りのゲートＰｏｌｙ−Ｓｉ膜３及び汚染され
たゲート酸化膜２を除去する。
ーン５及びオフセットＳｉＯ2膜４をマスクとしてＲＩ
Ｅにより残りのゲートＰｏｌｙ−Ｓｉ膜３及び汚染され
たゲート酸化膜２を除去する。
【００２２】次に、レジストを剥離除去した後、図２
（ｄ）に示す様に熱酸化し、ゲートＰｏｌｙ−Ｓｉ膜３
及びＳｉ基板１上に酸化膜７を形成した後、減圧ＣＶＤ
法により全面にＳｉＯ2層９を形成する。この際オフセ
ットＳｉＯ2膜４直下の横穴状の等方性エッチング除去
部１１内にもＳｉＯ2が堆積され、電場集中緩和サイド
ウォール部９ｂを形成する。その後、図２（ｅ）に示す
様に、ＲＩＥによりＳｉＯ 2層９を上方から異方性エッ
チング（エッチバック）して、ＳｉＯ2サイドウォール
（側壁）９ａを形成する。
（ｄ）に示す様に熱酸化し、ゲートＰｏｌｙ−Ｓｉ膜３
及びＳｉ基板１上に酸化膜７を形成した後、減圧ＣＶＤ
法により全面にＳｉＯ2層９を形成する。この際オフセ
ットＳｉＯ2膜４直下の横穴状の等方性エッチング除去
部１１内にもＳｉＯ2が堆積され、電場集中緩和サイド
ウォール部９ｂを形成する。その後、図２（ｅ）に示す
様に、ＲＩＥによりＳｉＯ 2層９を上方から異方性エッ
チング（エッチバック）して、ＳｉＯ2サイドウォール
（側壁）９ａを形成する。
【００２３】以下、上方からアルミニウム（Ａｌ）等の
メタルを全面に被着し、パターニングすることによっ
て、自己整合的に（セルフアラインで）配線層１０を形
成する（図１）。また、上記実施例ではコンタクトをと
る対象がＳｉ基板であるが、Ｐｏｌｙ−Ｓｉその他の導
電層であっても良い。
メタルを全面に被着し、パターニングすることによっ
て、自己整合的に（セルフアラインで）配線層１０を形
成する（図１）。また、上記実施例ではコンタクトをと
る対象がＳｉ基板であるが、Ｐｏｌｙ−Ｓｉその他の導
電層であっても良い。
【００２４】
【発明の効果】以上説明した様に、本発明によれば半導
体装置の動作時の電場の集中を緩和し、しかも第２導電
層３と配線層１０間との距離を大きくとることができる
ためその間の耐圧を向上させることができる。
体装置の動作時の電場の集中を緩和し、しかも第２導電
層３と配線層１０間との距離を大きくとることができる
ためその間の耐圧を向上させることができる。
【図１】本発明のコンタクト構造の一実施例を示す断面
図である。
図である。
【図２】本発明の上記実施例を形成するための工程断面
図である。
図である。
【図３】従来のセルフアラインコンタクト（ＳＡＣ）の
典型的な形成方法を示す工程断面図である。
典型的な形成方法を示す工程断面図である。
１ シリコン（Ｓｉ）基板（第１導電層） ２ ゲート酸化膜 ３ ゲートポリシリコン（Ｐｏｌｙ−Ｓｉ）膜（第２導
電層） ４ オフセットＳｉＯ2 膜（絶縁膜） ５ レジストパターン ６ コンタクトホール ７ 酸化膜 ８，９ ＳｉＯ2 層 ８ａ，９ａ ＳｉＯ2 サイドウォール（絶縁材側壁） ９ｂ 電場集中緩和サイドウォール部（側壁の突出部） １０ 配線層 １１ 等方性エッチング除去部（穴）
電層） ４ オフセットＳｉＯ2 膜（絶縁膜） ５ レジストパターン ６ コンタクトホール ７ 酸化膜 ８，９ ＳｉＯ2 層 ８ａ，９ａ ＳｉＯ2 サイドウォール（絶縁材側壁） ９ｂ 電場集中緩和サイドウォール部（側壁の突出部） １０ 配線層 １１ 等方性エッチング除去部（穴）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体装置の製
造においてシリコン基板や下層配線との電気的コンタク
トをとる方法として、特に微細なルールのプロセスに適
したセルフアラインコンタクト（Self Aligned Contac
t:SAC）形成方法が知られている。図４は従来の上記Ｓ
ＡＣの典型的な形成方法を示す工程断面図である。
造においてシリコン基板や下層配線との電気的コンタク
トをとる方法として、特に微細なルールのプロセスに適
したセルフアラインコンタクト（Self Aligned Contac
t:SAC）形成方法が知られている。図４は従来の上記Ｓ
ＡＣの典型的な形成方法を示す工程断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】従来のＳＡＣの形成方法はまず図４（ａ）
に示す様に、シリコン（Ｓｉ）基板１上にゲート酸化膜
２、ゲートポリシリコン（Ｐｏｌｙ−Ｓｉ）膜３、オフ
セットＳｉＯ2膜４を順次形成した後、図４（ｂ）に示
す様にホトレジスト（ＰＲ）膜をリソグラフィ技術でパ
ターニングし、レジストパターン５を形成し、それをマ
スクとしてオフセットＳｉＯ2膜４、そしてゲートＰｏ
ｌｙ−Ｓｉ膜３を順次ＲＩＥ（反応性イオンエッチン
グ）法によりエッチング除去してコンタクトホール６を
形成する。このＲＩＥにより、開口部の薄いゲート酸化
膜２も除去されるため、図５（ａ）に示すようにレジス
トパターン５を除去した後、熱酸化により開口部のＳｉ
基板１表面及びゲートＰｏｌｙ−Ｓｉ膜３の側壁を酸化
し、酸化膜７をＵの字状に形成する。次に、ＳｉＯ2を
ＣＶＤ（化学的気相成長）法により堆積させてＳｉＯ2
層８を形成し、上方からのＲＩＥによるエッチバックに
より、開口部にＳｉＯ2サイドウォール（側壁）８ａを
形成する（図５（ｂ））。
に示す様に、シリコン（Ｓｉ）基板１上にゲート酸化膜
２、ゲートポリシリコン（Ｐｏｌｙ−Ｓｉ）膜３、オフ
セットＳｉＯ2膜４を順次形成した後、図４（ｂ）に示
す様にホトレジスト（ＰＲ）膜をリソグラフィ技術でパ
ターニングし、レジストパターン５を形成し、それをマ
スクとしてオフセットＳｉＯ2膜４、そしてゲートＰｏ
ｌｙ−Ｓｉ膜３を順次ＲＩＥ（反応性イオンエッチン
グ）法によりエッチング除去してコンタクトホール６を
形成する。このＲＩＥにより、開口部の薄いゲート酸化
膜２も除去されるため、図５（ａ）に示すようにレジス
トパターン５を除去した後、熱酸化により開口部のＳｉ
基板１表面及びゲートＰｏｌｙ−Ｓｉ膜３の側壁を酸化
し、酸化膜７をＵの字状に形成する。次に、ＳｉＯ2を
ＣＶＤ（化学的気相成長）法により堆積させてＳｉＯ2
層８を形成し、上方からのＲＩＥによるエッチバックに
より、開口部にＳｉＯ2サイドウォール（側壁）８ａを
形成する（図５（ｂ））。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】次に、不純物イオン注入により拡散層を形
成した後、アルミニウム（Ａｌ）あるいはＰｏｌｙ−Ｓ
ｉを全面に被着し、パターニングによりセルフアライン
コンタクトの配線層１０が形成される（図５（ｃ））。
成した後、アルミニウム（Ａｌ）あるいはＰｏｌｙ−Ｓ
ｉを全面に被着し、パターニングによりセルフアライン
コンタクトの配線層１０が形成される（図５（ｃ））。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】上記従来のコンタクト
形成では、図５（ｃ）に示したゲートＰｏｌｙ−Ｓｉ膜
３の肩の角の部位Ａに、電場が集中し易く、また配線層
１０との距離もそれ程離れていないために、その部位Ａ
でゲートＰｏｌｙ−Ｓｉ膜３と配線層１０間の耐圧が低
下する。
形成では、図５（ｃ）に示したゲートＰｏｌｙ−Ｓｉ膜
３の肩の角の部位Ａに、電場が集中し易く、また配線層
１０との距離もそれ程離れていないために、その部位Ａ
でゲートＰｏｌｙ−Ｓｉ膜３と配線層１０間の耐圧が低
下する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】図２及び図３はその工程を示す断面図であ
り、従来工程の図４（ａ）の工程に続く工程を示す。
り、従来工程の図４（ａ）の工程に続く工程を示す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】本実施例は、まず従来と同様に図４（ａ）
に第１導電層としてのＳｉ基板１上にゲート酸化膜２、
第２導電層としてのゲートＰｏｌｙ−Ｓｉ膜３、そして
オフセットＳｉＯ2膜（絶縁膜）４を順次形成する。
に第１導電層としてのＳｉ基板１上にゲート酸化膜２、
第２導電層としてのゲートＰｏｌｙ−Ｓｉ膜３、そして
オフセットＳｉＯ2膜（絶縁膜）４を順次形成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】次に、図３（ａ）に示す様にレジストパタ
ーン５及びオフセットＳｉＯ2膜４をマスクとしてＲＩ
Ｅにより残りのゲートＰｏｌｙ−Ｓｉ膜３及び汚染され
たゲート酸化膜２を除去する。
ーン５及びオフセットＳｉＯ2膜４をマスクとしてＲＩ
Ｅにより残りのゲートＰｏｌｙ−Ｓｉ膜３及び汚染され
たゲート酸化膜２を除去する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】次に、レジストを剥離除去した後、図３
（ｂ）に示す様に熱酸化し、ゲートＰｏｌｙ−Ｓｉ膜３
及びＳｉ基板１上に酸化膜７を形成した後、減圧ＣＶＤ
法により全面にＳｉＯ2層９を形成する。この際オフセ
ットＳｉＯ2膜４直下の横穴状の等方性エッチング除去
部１１内にもＳｉＯ2が堆積され、電場集中緩和サイド
ウォール部９ｂを形成する。その後、図３（ｃ）に示す
様に、ＲＩＥによりＳｉＯ 2層９を上方から異方性エッ
チング（エッチバック）して、ＳｉＯ2サイドウォール
（側壁）９ａを形成する。 ─────────────────────────────────────────────────────
（ｂ）に示す様に熱酸化し、ゲートＰｏｌｙ−Ｓｉ膜３
及びＳｉ基板１上に酸化膜７を形成した後、減圧ＣＶＤ
法により全面にＳｉＯ2層９を形成する。この際オフセ
ットＳｉＯ2膜４直下の横穴状の等方性エッチング除去
部１１内にもＳｉＯ2が堆積され、電場集中緩和サイド
ウォール部９ｂを形成する。その後、図３（ｃ）に示す
様に、ＲＩＥによりＳｉＯ 2層９を上方から異方性エッ
チング（エッチバック）して、ＳｉＯ2サイドウォール
（側壁）９ａを形成する。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明のコンタクト構造の一実施例を示す断面
図である。
図である。
【図２】本発明の上記実施例を形成するための前半工程
断面図である。
断面図である。
【図３】本発明の上記実施例を形成するための後半工程
断面図である。
断面図である。
【図４】従来のセルフアラインコンタクト（ＳＡＣ）の
典型的な形成方法を示す前半工程断面図である。
典型的な形成方法を示す前半工程断面図である。
【図５】従来のセルフアラインコンタクト（ＳＡＣ）の
典型的な形成方法を示す後半工程断面図である。
典型的な形成方法を示す後半工程断面図である。
【符号の説明】 １ シリコン（Ｓｉ）基板（第１導電層） ２ ゲート酸化膜 ３ ゲートポリシリコン（Ｐｏｌｙ−Ｓｉ）膜（第２導
電層） ４ オフセットＳｉＯ2 膜（絶縁膜） ５ レジストパターン ６ コンタクトホール ７ 酸化膜 ８，９ ＳｉＯ2 層 ８ａ，９ａ ＳｉＯ2 サイドウォール（絶縁材側壁） ９ｂ 電場集中緩和サイドウォール部（側壁の突出部） １０ 配線層 １１ 等方性エッチング除去部（穴）
電層） ４ オフセットＳｉＯ2 膜（絶縁膜） ５ レジストパターン ６ コンタクトホール ７ 酸化膜 ８，９ ＳｉＯ2 層 ８ａ，９ａ ＳｉＯ2 サイドウォール（絶縁材側壁） ９ｂ 電場集中緩和サイドウォール部（側壁の突出部） １０ 配線層 １１ 等方性エッチング除去部（穴）
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
Claims (2)
- 【請求項１】 第１の導電層上方に、順次形成された第
２の導電層とオフセット絶縁膜に該第２の導電層とオフ
セット絶縁膜を通して設けられたコンタクトホールと、
該コンタクトホール側面に設けられた絶縁材側壁と、前
記コンタクトホール内に自己整合的に設けられた配線層
とからなるコンタクト構造において、 前記オフセット絶縁膜直下の第２導電層部位に前記絶縁
材側壁の突出部を設けたことを特徴とするコンタクト構
造。 - 【請求項２】 第１の導電層上方に第２の導電層及びオ
フセット絶縁膜を順次形成する工程、 前記オフセット絶縁膜にコンタクトホール上部を形成し
て前記第２の導電層を露出する工程、 前記オフセット絶縁膜をマスクとして前記第２の導電層
を等方性エッチングして、前記オフセット絶縁膜直下の
前記第２の導電層に穴を形成する工程、 前記オフセット絶縁膜をマスクとして、異方性エッチン
グしてコンタクトホール下部を形成する工程、 前記穴を埋め込む絶縁材側壁を前記コンタクトホール内
に形成する工程、及び全面に導電材料を被着しパターニ
ングすることにより、前記コンタクトホール内に自己整
合的に配線層を形成する工程、を含むことを特徴とする
コンタクト形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30177191A JPH0629406A (ja) | 1991-11-18 | 1991-11-18 | コンタクト構造及びそのコンタクト形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30177191A JPH0629406A (ja) | 1991-11-18 | 1991-11-18 | コンタクト構造及びそのコンタクト形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629406A true JPH0629406A (ja) | 1994-02-04 |
Family
ID=17900978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30177191A Pending JPH0629406A (ja) | 1991-11-18 | 1991-11-18 | コンタクト構造及びそのコンタクト形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629406A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502336A (en) * | 1993-03-13 | 1996-03-26 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5753967A (en) * | 1995-09-14 | 1998-05-19 | Advanced Micro Devices, Inc. | Damascene process for reduced feature size |
| JPH10199979A (ja) * | 1996-12-27 | 1998-07-31 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| US5847460A (en) * | 1995-12-19 | 1998-12-08 | Stmicroelectronics, Inc. | Submicron contacts and vias in an integrated circuit |
| DE19608883C2 (de) * | 1995-06-23 | 2001-12-13 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung |
| RU2507558C2 (ru) * | 2012-05-03 | 2014-02-20 | Федеральное бюджетное учреждение "3 Центральный научно-исследовательский институт Министерства обороны Российской Федерации" | Электрооптическое устройство управления параметрами электрической цепи |
-
1991
- 1991-11-18 JP JP30177191A patent/JPH0629406A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502336A (en) * | 1993-03-13 | 1996-03-26 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| DE19608883C2 (de) * | 1995-06-23 | 2001-12-13 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung |
| US5753967A (en) * | 1995-09-14 | 1998-05-19 | Advanced Micro Devices, Inc. | Damascene process for reduced feature size |
| US6077773A (en) * | 1995-09-14 | 2000-06-20 | Advanced Micro Devices, Inc. | Damascene process for reduced feature size |
| US5847460A (en) * | 1995-12-19 | 1998-12-08 | Stmicroelectronics, Inc. | Submicron contacts and vias in an integrated circuit |
| US6033980A (en) * | 1995-12-19 | 2000-03-07 | Stmicroelectronics, Inc. | Method of forming submicron contacts and vias in an integrated circuit |
| JPH10199979A (ja) * | 1996-12-27 | 1998-07-31 | Lg Semicon Co Ltd | 半導体素子及びその製造方法 |
| RU2507558C2 (ru) * | 2012-05-03 | 2014-02-20 | Федеральное бюджетное учреждение "3 Центральный научно-исследовательский институт Министерства обороны Российской Федерации" | Электрооптическое устройство управления параметрами электрической цепи |
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