JPH06302187A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭポートのビット線選択動作に影響され
ることなくＳＡＭポートのデータレジスタへのデータ転
送タイミングを任意に設定しうる画像メモリ等の半導体
記憶装置を実現する。この結果、画像メモリ等のリード
データ転送モードのサイクルタイムを短縮し、画像メモ
リの高速化を推進する。 【構成】 リードデータ転送モードにおいてＳＡＭポー
トからシリアルに出力されるリードデータの第１ビット
をランダム入出力回路ＲＩＯＣから出力し第２ビット以
降をシリアル入出力回路ＳＩＯＣから出力する画像メモ
リ等のセンスアンプＳＡに、そのゲートがメモリアレイ
ＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊に結合
され対応する相補ビット線の読み出し信号を電流信号に
変換して読み出し用共通データ線ＣＤＲ＊に伝達するセ
ンスＭＯＳＦＥＴＮ３及びＮ４を設け、いわゆるダイレ
クトセンス方式を採る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ＲＡＭポート（ランダムアクセスポート）
及びＳＡＭポート（シリアルアクセスポート）を備える
画像メモリ（デュアルポートメモリ）に利用して特に有
効な技術に関するものである。

【０００２】

【従来の技術】ＲＡＭポート及びＳＡＭポートを備え、
例えば画像システム等において文字又は図形等をディス
プレイに表示するために供される画像メモリがある。画
像メモリは、ＲＡＭポートの選択されたワード線に結合
される複数のメモリセルから対応する相補ビット線に出
力される一連のリードデータをＳＡＭポートのデータレ
ジスタにパラレル転送し、さらにシリアル入出力端子を
介してシリアルに出力するためのリードデータ転送モー
ドを有する。

【０００３】ＲＡＭポート及びＳＡＭポートを備える画
像メモリ（デュアルポートメモリ）については、例え
ば、日経マグロウヒル社発行の１９８６年３月２４日付
『日経エレクトロニクス』第２４３頁〜第２６４頁等に
記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載される従来
の画像メモリにおいて、ＲＡＭポートの選択されたワー
ド線に結合される複数のメモリセルから対応する相補ビ
ット線に出力される一連のリードデータは、リードデー
タ転送モードによって一旦ＳＡＭポートのデータレジス
タに転送された後、シリアル入出力回路からシリアル入
出力端子を介してシリアルに外部出力される。したがっ
て、ＲＡＭポートが起動されてからシリアル入出力端子
を介してリードデータの先頭ビットが出力されるまでに
は比較的長い時間を要し、これによって画像メモリの高
速化が制約を受ける。これに対処するため、図１に例示
されるように、ランダム入出力回路ＲＩＯＣとシリアル
入出力回路ＳＩＯＣとの間に信号経路ＦＢを設け、リー
ドデータの先頭ビットだけはデータレジスタを介するこ
となく直接シリアル入出力回路ＳＩＯＣに伝達して、画
像メモリの高速化を推進する方法が採られる。

【０００５】ところが、画像メモリを含む画像システム
の高速化が進むにしたがって、上記信号経路ＦＢを有す
る画像メモリにも次のような問題点が残されていること
が本願発明者等によって明らかとなった。すなわち、上
記画像メモリのメモリアレイＭＡＲＹを構成する相補ビ
ット線Ｂ０＊〜Ｂｎ＊は、図４に例示されるように、セ
ンスアンプＳＡの対応する一対のスイッチＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）Ｎ７及びＮ８を介して相補共通
データ線ＣＤ＊（ここで、例えば非反転共通データ線Ｃ
ＤＴと反転共通データ線ＣＤＢをあわせて相補共通デー
タ線ＣＤ＊のように＊を付して表す。また、それが有効
とされるとき選択的にハイレベルとされるいわゆる非反
転信号等については、その名称の末尾にＴを付して表
し、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様）に選択的に接続され、この相
補共通データ線ＣＤ＊は、ライトアンプＷＡの出力端子
に結合されるとともに、メインアンプＭＡの入力端子に
結合され、さらにプリチャージ回路ＰＣに結合される。
プリチャージ回路ＰＣは、いわゆるプルアップＭＯＳＦ
ＥＴを含み、非選択時に回路の電源電圧及び接地電位間
のほぼ中間電位ＨＶにプリチャージされた相補共通デー
タ線ＣＤ＊の非反転及び反転信号線に対して、ランダム
入出力回路ＲＩＯＣに含まれるメインアンプの感度が最
高となるような所定のバイアス電位ＶＢを与える。

【０００６】一方、データレジスタＤＲは、例えば一対
のインバータＩ１及びＩ２が交差結合されてなりメモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応し
て設けられるｎ＋１個の単位レジスタと、これらの単位
レジスタの非反転及び反転入出力ノードとメモリアレイ
ＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊との間
に設けられ転送制御信号ＤＴに従って選択的にかつ一斉
にオン状態とされるｎ＋１対のスイッチＭＯＳＦＥＴＮ
９及びＮ１０とを含む。

【０００７】画像メモリがリードデータ転送モードとさ
れ、リードデータの先頭ビットに対応する相補ビット線
Ｂｓ＊と相補共通データ線ＣＤ＊が接続状態とされると
き、この相補ビット線Ｂｓ＊に確立された２値読み出し
信号のレベルは、図５及び図６に示されるように、プリ
チャージ回路ＰＣのプルアップＭＯＳＦＥＴの影響を受
けてその振幅が圧縮される。このとき、データレジスタ
ＤＲに対するデータ転送を行うために転送制御信号ＤＴ
がハイレベルとされスイッチＭＯＳＦＥＴＮ９及びＮ１
０が一斉にオン状態とされると、図６に示されるよう
に、それまでデータレジスタＤＲの対応する単位レジス
タに保持されていた反転データによって相補ビット線Ｂ
ｓ＊の２値読み出し信号が反転し、対応するメモリセル
の保持データが破壊される。また、これに対処するた
め、図５に示されるように、データレジスタＤＲに対す
るデータ転送を相補ビット線Ｂｓ＊の選択動作が終了し
た後に行おうとした場合、対応するメモリセルの保持デ
ータの破壊を防止することはできるが、リードデータの
第１ビットＳＯＤ１が出力されてから第２ビットＳＯＤ
２を出力できるまでの時間ｔｃが長くなり、これによっ
て画像メモリのリードデータ転送モードのサイクルタイ
ムが制約を受けるものとなる。

【０００８】この発明の目的は、ＲＡＭポートにおける
ビット線選択動作に影響されることなくＳＡＭポートに
おけるデータレジスタへのリードデータ転送タイミング
を任意に設定しうる画像メモリ等の半導体記憶装置を提
供することにある。この発明の他の目的は、画像メモリ
等のリードデータ転送モードのサイクルタイムを短縮
し、画像メモリ等の高速化を推進することにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、リードデータ転送モードにお
いてＳＡＭポートからシリアルに出力されるリードデー
タの第１ビットをＲＡＭポートのランダム入出力回路か
ら出力し第２ビット以降をＳＡＭポートのシリアル入出
力回路から出力する画像メモリ等のセンスアンプに、そ
のゲートがメモリアレイの対応する相補ビット線に結合
され対応する相補ビット線の読み出し信号を電流信号に
変換して読み出し用共通データ線に伝達するセンスＭＯ
ＳＦＥＴを設け、いわゆるダイレクトセンス方式を採
る。

【００１１】

【作用】上記手段によれば、メモリアレイの相補ビット
線と読み出し用共通データ線との間を直流的に分離し、
選択された相補ビット線の読み出し信号レベルに対する
共通データ線レベルの影響をなくすることができるた
め、対応するメモリセルの保持データを破壊することな
く、ＲＡＭポートにおけるビット線選択動作とＳＡＭポ
ートにおけるデータレジスタへのリードデータ転送とを
同時に行うことができる。この結果、画像メモリ等のリ
ードデータ転送モードのサイクルタイムを短縮し、画像
メモリ等の高速化を推進することができる。

【００１２】

【実施例】図１には、この発明が適用された画像メモリ
の一実施例のブロック図が示されている。また、図２に
は、図１の画像メモリに含まれるメモリアレイ及びその
周辺部の一実施例の回路図が示されている。これらの図
をもとに、この実施例の画像メモリの構成及び動作の概
要ならびにその特徴について説明する。なお、図２の各
回路素子ならびに図１の各ブロックを構成する回路素子
は、公知の半導体集積回路の製造技術により、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上に形成される。また、以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

【００１３】図１において、この実施例の画像メモリ
は、半導体基板面の大半を占めて配置されるメモリアレ
イＭＡＲＹをその基本構成要素とする。メモリアレイＭ
ＡＲＹは、図２に示されるように、同図の垂直方向に平
行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、水
平方向に平行して配置されるｎ＋１組の相補ビット線Ｂ
０＊〜Ｂｎ＊とを含む。これらのワード線及び相補ビッ
ト線の交点には、情報蓄積キャパシタＣｓ及びアドレス
選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋１）
個のダイナミック型メモリセルが格子状に配置される。

【００１４】メモリアレイＭＡＲＹの同一の列に配置さ
れるｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴ
Ｑａのドレインは、対応する相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転又は反転信号線に所定の規則性をもって交互
に結合される。また、メモリアレイＭＡＲＹの同一の行
に配置されるｎ＋１個のメモリセルのアドレス選択ＭＯ
ＳＦＥＴＱａのゲートは、対応するワード線Ｗ０〜Ｗｍ
に共通結合される。メモリアレイＭＡＲＹのすべてのメ
モリセルの情報蓄積キャパシタＣｓの他方の電極には、
所定のプレート電圧ＶＰが共通に供給される。

【００１５】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生部Ｔ
Ｇから内部制御信号ＸＧが供給される。また、Ｘアドレ
スバッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介
してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＸＬが供
給される。

【００１６】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成し、ＸアドレスデコーダＸ
Ｄに供給する。ＸアドレスデコーダＸＤは、内部制御信
号ＸＧのハイレベルを受けて選択的に動作状態とされ、
内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリア
レイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを択一的に
ハイレベルの選択状態とする。

【００１７】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、その一方においてセンス
アンプＳＡの対応する単位回路に結合され、その他方に
おいてデータレジスタＤＲの対応する単位回路に結合さ
れる。このうち、センスアンプＳＡには、ＲＡＭポート
用ＹアドレスデコーダＲＹＤから書き込み用ビット線選
択信号ＹＳＷ０〜ＹＳＷｎ及び読み出し用ビット線選択
信号ＹＳＲ０〜ＹＳＲｎが供給され、タイミング発生回
路ＴＧから内部制御信号ＰＡが供給される。また、ＲＡ
Ｍポート用ＹアドレスデコーダＹＤＲには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＲＹＧが供給される。ＹアドレスバッファＹＢに
は、アドレス入力端子Ａ０〜Ａｉを介してＹアドレス信
号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。

【００１８】ここで、センスアンプＳＡは、図２に示さ
れるように、メモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位回路を
備える。これらの単位回路のそれぞれは、Ｐチャンネル
ＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ１な
らびにＰチャンネルＭＯＳＦＥＴＰ２ならびにＮチャン
ネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバー
タが交差結合されてなる単位増幅回路を含む。各単位増
幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ１及びＰ
２のソースはコモンソース線ＳＰに共通結合された後、
Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ３を介して回路の
電源電圧に結合される。この駆動ＭＯＳＦＥＴＰ３のゲ
ートには、内部制御信号ＰＡのインバータＩ３による反
転信号ＰＢが供給される。一方、各単位増幅回路を構成
するＮチャンネルＭＯＳＦＥＴＮ１及びＮ２のソースは
コモンソース線ＳＮに共通結合された後、Ｎチャンネル
型の駆動ＭＯＳＦＥＴＮ１１を介して回路の接地電位に
結合される。この駆動ＭＯＳＦＥＴＮ１１のゲートに
は、内部制御信号ＰＡが供給される。なお、回路の電源
電圧は、＋５Ｖのような正の電源電圧とされる。

【００１９】これにより、センスアンプＳＡの各単位回
路を構成する単位増幅回路は、内部制御信号ＰＡがハイ
レベルとされその反転信号ＰＢがロウレベルとされるこ
とで選択的に動作状態とされる。この動作状態におい
て、各単位増幅回路は、メモリアレイＭＡＲＹの選択さ
れたワード線に結合されるｎ＋１個のメモリセルから対
応する相補ビット線Ｂ０＊〜Ｂｎ＊を介して出力される
微小読み出し信号を増幅し、ハイレベル又はロウレベル
の２値読み出し信号とする。

【００２０】センスアンプＳＡの各単位回路は、さら
に、単位増幅回路の非反転及び反転入出力ノードすなわ
ちメモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊
と書き込み用共通データ線ＣＤＷ＊との間に設けられる
Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮ７及び
Ｎ８と、そのゲートが対応する単位増幅回路の非反転及
び反転入出力ノードすなわちメモリアレイＭＡＲＹの対
応する相補ビット線Ｂ０＊〜Ｂｎ＊に結合されるＮチャ
ンネル型の一対のセンスＭＯＳＦＥＴＮ３及びＮ４とを
含む。このうち、スイッチＭＯＳＦＥＴＮ７及びＮ８の
ゲートはそれぞれ共通結合され、ＲＡＭポート用Ｙアド
レスデコーダＲＹＤから対応する書き込み用ビット線選
択信号ＹＳＷ０〜ＹＳＷｎが供給される。

【００２１】一方、センスＭＯＳＦＥＴＮ３及びＮ４の
ソースは、回路の接地電位に結合され、そのドレイン
は、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮ５
及びＮ６（第２のスイッチ手段）を介して読み出し用共
通データ線ＣＤＲ＊に結合される。スイッチＭＯＳＦＥ
ＴＮ５及びＮ６のゲートはそれぞれ共通結合され、ＲＡ
Ｍポート用ＹアドレスデコーダＲＹＤから対応する読み
出し用ビット線選択信号ＹＳＲ０〜ＹＳＲｎが供給され
る。この実施例において、書き込み用ビット線選択信号
ＹＳＷ０〜ＹＳＷｎは、画像メモリがライトモードで選
択状態とされるときＹアドレス信号ＡＹ０〜ＡＹｉつま
りは内部アドレス信号Ｙ０〜Ｙｉに従って択一的にハイ
レベルとされる。また、読み出し用ビット線選択信号Ｙ
ＳＲ０〜ＹＳＲｎは、画像メモリがリードモードで選択
状態とされるとき、同じくＹアドレス信号ＡＹ０〜ＡＹ
ｉつまりは内部アドレス信号Ｙ０〜Ｙｉに従って択一的
にハイレベルとされる。

【００２２】センスアンプＳＡの各単位回路のスイッチ
ＭＯＳＦＥＴＮ７及びＮ８は、対応する書き込み用ビッ
ト線選択信号ＹＳＷ０〜ＹＳＷｎがハイレベルとされる
ことで選択的にオン状態となり、メモリアレイＭＡＲＹ
の対応する相補ビット線Ｂ０＊〜Ｂｎ＊と書き込み用共
通データ線ＣＤＷ＊とを選択的に接続状態とする。一
方、センスアンプＳＡの各単位回路のスイッチＭＯＳＦ
ＥＴＮ５及びＮ６は、対応する読み出し用ビット線選択
信号ＹＳＲ０〜ＹＳＲｎがハイレベルとされることで選
択的にオン状態となり、対応するセンスＭＯＳＦＥＴＮ
３及びＮ４のドレインと読み出し用共通データ線ＣＤＲ
＊との間を選択的に接続状態とする。このとき、センス
ＭＯＳＦＥＴＮ３及びＮ４は、メモリアレイＭＡＲＹの
対応する相補ビット線Ｂ０＊〜Ｂｎ＊に確立された２値
読み出し信号を電流信号に変換し、読み出し用共通デー
タ線ＣＤＲ＊を介してランダム入出力回路ＲＩＯＣのメ
インアンプＭＡに伝達する。

【００２３】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成し、ＲＡＭポート用Ｙアド
レスデコーダＲＹＤに供給する。これらの内部アドレス
信号は、ＳＡＭポート用ＹアドレスデコーダＳＹＤにも
供給される。ＲＡＭポート用ＹアドレスデコーダＲＹＤ
は、内部制御信号ＲＹＧのハイレベルを受けて選択的に
動作状態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコー
ドする。このとき、画像メモリがライトモードであると
内部アドレス信号Ｙ０〜Ｙｉのデコード結果をもとに対
応する書き込み用ビット線選択信号ＹＳＷ０〜ＹＳＷｎ
を択一的にハイレベルとし、画像メモリがリードモード
であると対応する読み出し用ビット線選択信号ＹＳＲ０
〜ＹＳＲｎを択一的にハイレベルとする。

【００２４】書き込み用共通データ線ＣＤＷ＊及び読み
出し用共通データ線ＣＤＲ＊は、ランダム入出力回路Ｒ
ＩＯＣに結合される。ランダム入出力回路ＲＩＯＣは、
データ入力バッファ及びライトアンプならびにメインア
ンプ及びデータ出力バッファを含む。このうち、データ
入力バッファの入力端子はランダム入出力端子ＲＤＩＯ
に結合され、その出力端子はライトアンプの入力端子に
結合される。このライトアンプの出力端子は、書き込み
用共通データ線ＣＤＷ＊に結合される。一方、メインア
ンプの入力端子は読み出し用共通データ線ＣＤＲ＊に結
合され、その出力端子はデータ出力バッファの入力端子
に結合される。このデータ出力バッファの出力端子は、
ランダム入出力端子ＲＤＩＯに結合される。

【００２５】ランダム入出力回路ＲＩＯＣのデータ入力
バッファは、画像メモリがライトモードで選択状態とさ
れるとき、ランダム入出力端子ＲＤＩＯを介して供給さ
れるライトデータを取り込み、ライトアンプに伝達す
る。これらのライトデータは、ライトアンプによって所
定の相補書き込み信号とされた後、書き込み用共通デー
タ線ＣＤＷ＊を介してメモリアレイＭＡＲＹの選択され
た１個のメモリセルに書き込まれる。一方、ランダム入
出力回路ＲＩＯＣのメインアンプは、画像メモリがリー
ドモードで選択状態とされるとき、メモリアレイＭＡＲ
Ｙの選択された１個のメモリセルから読み出し用共通デ
ータ線ＣＤＲ＊を介して電流信号として出力される読み
出し信号を電圧信号に変換した後、増幅し、データ出力
バッファに伝達する。これらの読み出し信号は、データ
出力バッファからランダム入出力端子ＲＤＩＯを介して
外部に送出される。

【００２６】この実施例において、ランダム入出力回路
ＲＩＯＣは、さらに、読み出し用共通データ線ＣＤＲ＊
に結合されるバイアス回路ＢＣを備える。このバイアス
回路ＢＣは、画像メモリがリードモードで選択状態とさ
れるとき、読み出し用共通データ線ＣＤＲ＊に対してメ
インアンプの感度が最大となる所定のバイアス電圧を与
える。一方、この実施例の画像メモリでは、ランダム入
出力回路ＲＩＯＣのメインアンプの出力端子が、信号経
路ＦＢを介してシリアル入出力回路ＳＩＯＣに結合され
る。この信号経路ＦＢは、後述するように、画像メモリ
がリードデータ転送モードとされるとき、選択されたワ
ード線に結合されるｎ＋１個のメモリセルから出力され
る一連のリードデータの第１ビットを直接シリアル入出
力回路ＳＩＯＣに伝達するためのものであり、この信号
経路ＦＢが設けられることによって画像メモリのリード
データ転送モードの高速化が図られる。

【００２７】以上のメモリアレイＭＡＲＹ，Ｘアドレス
デコーダＸＤ，センスアンプＳＡ，ＲＡＭポート用Ｙア
ドレスデコーダＲＹＤならびにランダム入出力回路ＲＩ
ＯＣは、この実施例の画像メモリのＲＡＭポートを構成
する。

【００２８】次に、データレジスタＤＲは、図２に示さ
れるように、メモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位回路を
備える。これらの単位回路のそれぞれは、一対のＣＭＯ
ＳインバータＩ１及びＩ２が交差結合されてなる単位レ
ジスタと、これらの単位レジスタの非反転及び反転入出
力ノードとメモリアレイＭＡＲＹの対応する相補ビット
線Ｂ０＊〜Ｂｎ＊との間に設けられるＮチャンネル型の
一対のスイッチＭＯＳＦＥＴＮ９及びＮ１０（第１のス
イッチ手段）とを含む。スイッチＭＯＳＦＥＴＮ９及び
Ｎ１０のゲートには、タイミング発生回路ＴＧから転送
制御信号ＤＴが共通に供給される。データレジスタＤＲ
の各単位レジスタの非反転及び反転入出力ノードは、そ
の他方においてデータセレクタＤＳＬの対応するスイッ
チＭＯＳＦＥＴに結合され、さらにこれらのスイッチＭ
ＯＳＦＥＴを介してＳＡＭポート用共通データ線ＳＣＤ
＊に選択的に接続状態とされる。

【００２９】この実施例において、データレジスタＤＲ
のインバータＩ１及びＩ２からなる単位レジスタは、前
記センスアンプＳＡの単位増幅回路に比較して小さな駆
動能力を持つべく設計される。また、転送制御信号ＤＴ
は、画像メモリがライトデータ転送モードで選択状態と
される場合、ＲＡＭポートのメモリアレイＭＡＲＹにお
けるワード線の選択動作が終了しセンスアンプＳＡによ
る微小読み出し信号の増幅動作が開始される直前に一時
的にハイレベルとされ、画像メモリがリードデータ転送
モードで選択状態とされる場合には、後述するように、
カラムアドレスストローブ信号ＣＡＳＢの立ち下がりを
受けて読み出し用ビット線選択信号ＹＳＲ０〜ＹＳＲｎ
が択一的にハイレベルとされてから、言い換えるならば
センスアンプＳＡによる相補ビット線Ｂ０＊〜Ｂｎ＊の
選択動作が開始されてから所定の時間が経過した時点
で、しかもセンスアンプＳＡによるビット線選択動作が
行われている間に、一時的にハイレベルとされる。

【００３０】データレジスタＤＲのスイッチＭＯＳＦＥ
ＴＮ９及びＮ１０は、転送制御信号ＤＴがハイレベルと
されることで選択的にかつ一斉にオン状態とされ、デー
タレジスタＤＲの各単位レジスタとメモリアレイＭＡＲ
Ｙの対応する相補ビット線Ｂ０＊〜Ｂｎ＊とを接続状態
とする。このとき、画像メモリがライトデータ転送モー
ドとされる場合、シリアル入出力回路ＳＩＯＣからＳＡ
Ｍポート用共通データ線ＳＣＤ＊及びデータセレクタＤ
ＳＬを介してデータレジスタＤＲの各単位レジスタにシ
リアルに入力されたライトデータが、メモリアレイＭＡ
ＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊にパラレル
に転送された後、センスアンプＳＡの対応する単位増幅
回路によって増幅され、選択されたワード線に結合され
るｎ＋１個のメモリセルに一斉に書き込まれる。一方、
画像メモリがリードデータ転送モードとされる場合、メ
モリアレイＭＡＲＹの選択されたワード線に結合される
ｎ＋１個のメモリセルから対応する相補ビット線Ｂ０＊
〜Ｂｎ＊に出力されセンスアンプＳＡの対応する単位増
幅回路によって増幅された２値読み出し信号が、データ
レジスタＤＲの各単位レジスタにパラレル転送される。

【００３１】データセレクタＤＳＬは、データレジスタ
ＤＲの各単位レジスタに対応して設けられるｎ＋１対の
スイッチＭＯＳＦＥＴを含む。これらのスイッチＭＯＳ
ＦＥＴのゲートはそれぞれ共通結合され、ＳＡＭポート
用ＹアドレスデコーダＳＹＤから対応するレジスタ選択
信号が供給される。ＳＡＭポート用Ｙアドレスデコーダ
ＳＹＤには、前記ＹアドレスバッファＹＢから内部アド
レス信号Ｙ０〜Ｙｉが供給され、タイミング発生部ＴＧ
から内部制御信号ＳＹＧが供給される。

【００３２】データセレクタＤＳＬの各スイッチＭＯＳ
ＦＥＴは、対応するレジスタ選択信号がハイレベルとさ
れることで択一的にオン状態となり、データレジスタＤ
Ｒの対応する単位レジスタとＳＡＭポート用共通データ
線ＳＣＤ＊つまりはシリアル入出力回路ＳＩＯＣとを択
一的に接続状態とする。これにより、ライトデータ転送
モードにおいてシリアル入出力端子ＳＤＩＯからシリア
ル入出力回路ＳＩＯＣを介してシリアルに入力されるラ
イトデータは、データセレクタＤＳＬの選択動作によっ
て直並列変換された後、転送制御信号ＤＴがハイレベル
とされることでメモリアレイＭＡＲＹの選択されたｎ＋
１個のメモリセルにパラレルに書き込まれる。一方、リ
ードデータ転送モードにおいてメモリアレイＭＡＲＹの
選択されたワード線に結合されるｎ＋１個のメモリセル
から対応する相補ビット線Ｂ０＊〜Ｂｎ＊に出力される
リードデータは、転送制御信号ＤＴがハイレベルとされ
ることでデータレジスタＤＲの対応する単位レジスタに
パラレル転送された後、データセレクタＤＳＬの選択動
作によって並直列変換され、シリアル入出力回路ＳＩＯ
からシリアル入出力端子ＳＤＩＯを介してシリアルに出
力される。

【００３３】ＳＡＭポート用ＹアドレスデコーダＳＹＤ
は、特に制限されないが、内部アドレス信号Ｙ０〜Ｙｉ
を受けるアドレスデコーダと、このアドレスデコーダの
出力信号を受けるポインタとを含む。このうち、アドレ
スデコーダは、内部制御信号ＳＹＧがハイレベルとされ
ることで選択的に動作状態とされ、内部アドレス信号Ｙ
０〜Ｙｉをデコードしてその出力信号を択一的にハイレ
ベルとする。一方、ＳＡＭポート用Ｙアドレスデコーダ
ＳＹＤのポインタは、アドレスデコーダの択一的にハイ
レベルとされる出力信号を受けてリング状にシフトし、
その出力信号すなわち前記レジスタ選択信号を順次択一
的にハイレベルとされる。なお、ＳＡＭポート用Ｙアド
レスデコーダのデコード結果は、画像メモリのライトデ
ータ転送モード又はリードデータ転送モードにおいて最
初に入力又は出力すべきライトデータ又はリードデータ
の先頭ビット位置を指定する。

【００３４】ところで、この実施例の画像メモリでは、
前述のように、ランダム入出力回路ＲＩＯＣ及びシリア
ル入出力回路ＳＩＯＣ間に、リードデータ転送モード
時、リードデータの第１ビットをランダム入出力回路Ｒ
ＩＯＣからシリアル入出力回路ＳＩＯＣに直接伝達する
ための信号経路ＦＢが設けられる。このため、ＲＡＭポ
ート用ＹアドレスデコーダＳＹＤによって形成されるレ
ジスタ選択信号は、その第１ビットが意図的に無効とさ
れ、第２ビット以降のみがデータセレクタＤＳＬに伝達
される。

【００３５】ＳＡＭポート用共通データ線ＳＣＤ＊は、
シリアル入出力回路ＳＩＯＣに結合される。シリアル入
出力回路ＳＩＯＣは、前記ランダム入出力回路ＲＩＯＣ
と同様、データ入力バッファ及びライトアンプならびに
メインアンプ及びデータ出力バッファを含む。このう
ち、データ入力バッファの入力端子はシリアル入出力端
子ＳＤＩＯに結合され、その出力端子はライトアンプの
入力端子に結合される。このライトアンプの出力端子
は、ＳＡＭポート用共通データ線ＳＣＤ＊に結合され
る。一方、メインアンプの入力端子はＳＡＭポート用共
通データ線ＳＣＤ＊に結合され、その出力端子はデータ
出力バッファの入力端子に結合される。データ出力バッ
ファの出力端子は、シリアル入出力端子ＳＤＩＯに結合
される。

【００３６】シリアル入出力回路ＳＩＯＣのデータ入力
バッファは、画像メモリがシリアルライトモードで選択
状態とされるとき、シリアル入出力端子ＳＤＩＯを介し
て供給されるライトデータを取り込み、ライトアンプに
伝達する。これらのライトデータは、ライトアンプによ
って所定の相補書き込み信号とされた後、ＳＡＭポート
用共通データ線ＳＣＤ＊及びデータセレクタＤＳＬを介
してデータレジスタＤＲの選択された１個の単位レジス
タに書き込まれる。一方、シリアル入出力回路ＳＩＯＣ
のメインアンプは、画像メモリがシリアルリードモード
で選択状態とされるとき、データレジスタＤＲの選択さ
れた１個の単位レジスタからＳＡＭポート用共通データ
線ＳＣＤ＊を介して出力されるリードデータを増幅し、
データ出力バッファに伝達する。これらの読み出し信号
は、データ出力バッファからシリアル入出力端子ＳＤＩ
Ｏを介して外部にシリアルに送出される。

【００３７】以上のデータレジスタＤＲ、データセレク
タＤＳＬ、ＳＡＭポート用ＹアドレスデコーダＳＹＤな
らびにシリアル入出力回路ＳＩＯＣは、この実施例の画
像メモリのＳＡＭポートを構成する。

【００３８】タイミング発生回路ＴＧは、起動制御信号
として供給されるロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイ
ネーブル信号ＷＥＢ，出力イネーブル信号ＤＯＥＢ及び
データ転送制御信号ＤＴ／ＯＥＢをもとに各種の内部制
御信号及び転送制御信号を形成し、画像メモリの各部に
供給する。また、シリアルクロック信号ＳＣをもとにシ
リアル入力又は出力動作のための図示されないタイミン
グ信号を形成し、ＳＡＭポート用ＹアドレスデコーダＳ
ＹＤ及びシリアル入出力回路ＳＩＯ等に供給する。

【００３９】図３には、図１の画像メモリのリードデー
タ転送モードの一実施例の信号波形図が示されている。
同図により、この実施例の画像メモリのリードデータ転
送モードの概要とその特徴について説明する。なお、図
３では、Ｙアドレス信号ＡＹ０〜ＡＹｉにより指定され
る相補ビット線が選択ビット線Ｂｓ＊として示され、そ
れ以外の相補ビット線が非選択ビット線Ｂｕｓ＊として
示される。また、データレジスタＤＲの選択ビット線Ｂ
ｓ＊に対応する単位レジスタの相補入出力ノードが選択
単位レジスタの相補入出力ノードＳＢｓ＊として示さ
れ、非選択ビット線Ｂｕｓ＊に対応する単位レジスタの
相補入出力ノードが非選択単位レジスタの相補入出力ノ
ードＳＢｕｓ＊として示される。

【００４０】図３において、この実施例の画像メモリ
は、ロウアドレスストローブ信号ＲＡＳＢがロウレベル
とされることで選択状態とされ、このロウアドレススト
ローブ信号ＲＡＳＢの立ち下がりエッジにおいてデータ
転送制御信号ＤＴ／ＯＥＢがロウレベルとされかつ図示
されないライトイネーブル信号ＷＥＢがハイレベルとさ
れることでリードデータ転送モードとされる。カラムア
ドレスストローブ信号ＣＡＳＢは、ロウアドレスストロ
ーブ信号ＲＡＳＢに所定時間だけ遅れてロウレベルとさ
れる。アドレス入力端子Ａ０〜Ａｉには、ロウアドレス
ストローブ信号ＲＡＳＢの立ち下がりエッジに同期し
て、選択すべきワード線を指定するためのＸアドレス信
号ＡＸ０〜ＡＸｉが供給され、カラムアドレスストロー
ブ信号ＣＡＳＢの立ち下がりエッジに同期して、シリア
ル出力すべきリードデータの第１ビットを指定するため
のＹアドレス信号ＡＹ０〜ＡＹｉが供給される。

【００４１】画像メモリでは、ロウアドレスストローブ
信号ＲＡＳＢの立ち下がりを受けてまず内部制御信号Ｘ
Ｌがハイレベルとされ、少しずつ遅れて内部制御信号Ｘ
Ｇ及びＰＡが順次ハイレベルとされる。アドレス入力端
子Ａ０〜Ａｉを介して入力されるＸアドレス信号ＡＸ０
〜ＡＸｉは、内部制御信号ＸＬがハイレベルとされるこ
とでＸアドレスバッファＸＢに取り込まれ、内部アドレ
ス信号Ｘ０〜Ｘｉとなる。これらの内部アドレス信号Ｘ
０〜Ｘｉは、内部制御信号ＸＧがハイレベルとされるこ
とでＸアドレスデコーダＸＤによりデコードされ、その
結果としてメモリアレイＭＡＲＹの対応するワード線Ｗ
ｓが択一的にハイレベルの選択状態とされる。これによ
り、ワード線Ｗｓに結合されるｎ＋１個のメモリセルが
選択状態とされ、その微小読み出し信号が対応する選択
ビット線Ｂｓ＊及び非選択ビット線Ｂｕｓ＊に出力され
る。これらの微小読み出し信号は、内部制御信号ＰＡが
ハイレベルとされることでセンスアンプＳＡの対応する
単位増幅回路により増幅され、ハイレベル又はロウレベ
ルの２値読み出し信号となる。

【００４２】次に、カラムアドレスストローブ信号ＣＡ
ＳＢがロウレベルに変化されると、画像メモリでは、ま
ず内部制御信号ＹＬがハイレベルとされ、やや遅れて内
部制御信号ＲＹＧ及びＳＹＧがハイレベルとされ、内部
制御信号ＲＹＧがハイレベルとされる間に転送制御信号
ＤＴが一時的にハイレベルとされる。アドレス入力端子
Ａ０〜Ａｉを介して入力されるＹアドレス信号ＡＹ０〜
ＡＹｉは、内部制御信号ＹＬがハイレベルとされること
でＹアドレスバッファＹＢに取り込まれ、内部アドレス
信号Ｙ０〜Ｙｉとなる。これらの内部アドレス信号は、
内部制御信号ＲＹＧがハイレベルとされることでＲＡＭ
ポート用ＹアドレスデコーダＲＹＤによりデコードさ
れ、その結果として対応する読み出し用ビット線選択信
号ＹＳＲｓが択一的にハイレベルとされる。一方、内部
アドレス信号Ｙ０〜Ｙｉは、内部制御信号ＳＹＧがハイ
レベルとされることでＳＡＭポート用Ｙアドレスデコー
ダＳＹＤによってもデコードされ、その結果として対応
するレジスタ選択信号が択一的にハイレベルとされる。
なお、レジスタ選択信号は、前述のように、その第１ビ
ットが意図的に無効とされ、第２ビット以降が有効とさ
れる。

【００４３】ＲＡＭポートのセンスアンプＳＡでは、読
み出し用ビット線選択信号ＹＳＲｓが択一的にハイレベ
ルとされることで、選択ビット線Ｂｓ＊に確立された２
値読み出し信号が択一的に選択され、読み出し用共通デ
ータ線ＣＤＲ＊を介してランダム入出力回路ＲＩＯＣに
伝達される。この読み出し信号は、ランダム入出力回路
ＲＩＯＣのメインアンプによって増幅された後、信号経
路ＦＢを介してシリアル入出力回路ＳＩＯＣに伝達さ
れ、リードデータの第１ビットＳＯＤ１としてシリアル
入出力端子ＳＤＩＯから出力される。一方、ＳＡＭポー
トのデータレジスタＤＲでは、転送制御信号ＤＴが一時
的にハイレベルとされることで、メモリアレイＭＡＲＹ
の選択されたワード線Ｗｓに結合されるｎ＋１個のメモ
リセルから対応する相補ビット線に出力されセンスアン
プＳＡの対応する単位増幅回路によって増幅された２値
読み出し信号がデータレジスタＤＲの対応する単位レジ
スタにパラレルに取り込まれる。これらのリードデータ
は、データセレクタＤＳＬによってまずその第２ビット
が択一的に選択され、ＳＡＭポート用共通データ線ＳＣ
Ｄ＊を介してシリアル入出力回路ＳＩＯＣに伝達され
る。そして、リードデータの第１ビットＳＯＤ１が出力
された後、第２ビットＳＤＯ２としてシリアル入出力端
子ＳＤＩＯから出力される。以下、同様な動作が繰り返
され、リードデータの第３ビット以降が順次シリアル入
出力端子ＳＤＩＯから送出される。

【００４４】ところで、この実施例に画像メモリのリー
ドデータ転送モードでは、前述のように、転送制御信号
ＤＴが読み出し用ビット線選択信号ＹＳＲ０〜ＹＳＲｎ
が択一的にハイレベルとされる間に、言い換えるならば
センスアンプＳＡによる相補ビット線Ｂ０＊〜Ｂｎ＊の
選択動作が行われている間に一時的にハイレベルとさ
れ、選択ビット線Ｂｓ＊ならびに非選択ビット線Ｂｕｓ
＊に確立された２値読み出し信号のレベルは、それまで
データレジスタＤＲの対応する単位レジスタに保持され
ていた反転データによってその信号振幅が一時的に圧縮
される。しかし、この実施例の画像メモリは、前述のよ
うに、ダイレクトセンス方式を採り、相補ビット線Ｂ０
＊〜Ｂｎ＊は、対応するセンスＭＯＳＦＥＴを介して言
わば間接的に読み出し用共通データ線ＣＤＲ＊に接続状
態とされる。このため、相補ビット線Ｂ０＊〜Ｂｎ＊
は、読み出し用共通データ線ＣＤＲ＊に結合される比較
的大きな負荷容量やバイアス回路ＢＣのレベルによって
そのレベルが影響を受けず、信号振幅の圧縮によってそ
の保持データが反転することはない。

【００４５】つまり、この実施例の画像メモリでは、保
持データの反転のおそれがないために、転送制御信号Ｄ
Ｔのタイミングを任意に設定することが可能となり、セ
ンスアンプＳＡによる相補ビット線Ｂ０＊〜Ｂｎ＊の選
択動作が行われている間にデータレジスタＤＲに対する
データ転送が可能となる。この結果、対応するメモリセ
ルの保持データを破壊することなく、リードデータの第
１ビットＳＤＯ１が出力されてから第２ビットＳＤＯ２
を出力できるまでの時間つまりはリードデータ転送モー
ドのサイクルタイムｔｃを短縮することが可能となり、
これによって画像メモリの高速化を推進することができ
るものとなる。

【００４６】以上の本実施例に示されるように、この発
明をＲＡＭポート及びＳＡＭポートを備える画像メモリ
等の半導体記憶装置に適用することで、次のような作用
効果を得ることができる。すなわち、 （１）リードデータ転送モードにおいてＳＡＭポートか
らシリアルに出力されるリードデータの第１ビットをラ
ンダム入出力回路から出力し第２ビット以降をシリアル
入出力回路から出力する画像メモリ等のセンスアンプ
に、そのゲートがメモリアレイの対応する相補ビット線
に結合され対応する相補ビット線の読み出し信号を電流
信号に変換して読み出し用共通データ線に伝達するセン
スＭＯＳＦＥＴを設け、いわゆるダイレクトセンス方式
を採ることで、メモリアレイの相補ビット線と読み出し
用共通データ線との間を直流的に分離し、選択された相
補ビット線の読み出し信号レベルに対する共通データ線
レベルの影響をなくすることができるという効果が得ら
れる。 （２）上記（１）項により、メモリセルの保持データを
破壊することなく、ＲＡＭポートにおけるビット線選択
動作とＳＡＭポートにおけるデータレジスタへのデータ
転送とを同時に行うことができるという効果が得られ
る。 （３）上記（１）項及び（２）項により、画像メモリ等
のリードデータ転送モードのサイクルタイムを短縮し、
画像メモリ等の高速化を推進することができるという効
果が得られる。

【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、画像メモリのＲＡＭポート及びＳＡ
Ｍポートは、複数のランダム入力端子及びシリアル入出
力端子を備えることができるし、各入出力端子は、入力
端子及び出力端子にそれぞれ専用化することも可能であ
る。画像メモリは、複数のメモリアレイを備えることが
できるし、これらのメモリアレイに対応して複数のＸア
ドレスデコーダ及びセンスアンプならびにＹアドレスデ
コーダを備えることができる。メモリアレイＭＡＲＹ
は、複数のサブメモリアレイからなるいわゆる分割アレ
イ方式を採ることができるし、シェアドセンス方式を採
ることもできる。ＳＡＭポート用ＹアドレスデコーダＳ
ＹＤは、ポインタに代えて、レジスタ選択信号を順次形
成するためのアドレスカウンタを備えることができる。
画像メモリは、アドレスマルチプレクス方式を採ること
を必須条件としないし、そのブロック構成や起動制御信
号の組み合わせならびに名称等は、種々の実施形態を採
りうる。

【００４８】図２において、センスアンプＳＡの駆動Ｍ
ＯＳＦＥＴＰ３及びＮ１１は、所定の間隔をおいて順次
オン状態とされる複数の駆動ＭＯＳＦＥＴに置き換える
ことができる。また、データレジスタＤＲの単位レジス
タは、センスアンプＳＡの単位増幅回路と同様に、所定
の内部制御信号に従って選択的に動作状態とされるもの
であってもよい。画像メモリは、複数の書き込み用共通
データ線及び読み出し用共通データ線ならびにＳＡＭポ
ート用共通データ線を備えることができるし、メモリア
レイＭＡＲＹ，センスアンプＳＡ及びデータレジスタＤ
Ｒの具体的な回路構成や電源電圧の極性及び絶対値なら
びにＭＯＳＦＥＴの導電型等、種々の実施形態を採りう
る。

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である画像メ
モリに適用した場合について説明したが、それに限定さ
れるものではなく、例えば、複数のアクセスポートを備
える各種のメモリ集積回路やこのようなメモリ集積回路
を内蔵する論理集積回路装置等にも適用できる。本発明
は、少なくとも読み出し信号を増幅するためのセンスア
ンプとパラレル転送のためのデータレジスタとを備える
半導体記憶装置に広く適用できる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。すなわち、リードデータ転送モードにお
いてＳＡＭポートからシリアルに出力されるリードデー
タの第１ビットをランダム入出力回路から出力し第２ビ
ット以降をシリアル入出力回路から出力する画像メモリ
等のセンスアンプに、そのゲートがメモリアレイの対応
する相補ビット線に結合され対応する相補ビット線の読
み出し信号を電流信号に変換して読み出し用共通データ
線に伝達するセンスＭＯＳＦＥＴを設け、いわゆるダイ
レクトセンス方式を採ることで、メモリアレイの相補ビ
ット線と読み出し用共通データ線との間を直流的に分離
し、選択された相補ビット線の読み出し信号レベルに対
する共通データ線のプリチャージ回路の影響をなくする
ことができるため、対応するメモリセルの保持データを
破壊することなく、ＲＡＭポートにおけるビット線選択
動作とＳＡＭポートにおけるデータレジスタへのリード
データ転送とを同時に行うことができる。この結果、画
像メモリ等のリードデータ転送モードのサイクルタイム
を短縮し、画像メモリ等の高速化を推進することができ
る。

【図面の簡単な説明】

【図１】この発明が適用された画像メモリの一実施例を
示すブロック図である。

【図２】図１の画像メモリに含まれるメモリアレイ及び
その周辺部の一実施例を示す部分的な回路図である。

【図３】図１の画像メモリのリードデータ転送モードの
一実施例を示す信号波形図である。

【図４】従来の画像メモリに含まれるメモリアレイ及び
その周辺部の一例を示す部分的な回路図である。

【図５】図４の画像メモリのリードデータ転送モードに
おいてビット線選択後にデータ転送が行われる場合の一
例を示す信号波形図である。

【図６】図４の画像メモリのリードデータ転送モードに
おいてビット線選択中にデータ転送が行われる場合の一
例を示す信号波形図である。

【符号の説明】

ＲＡＭ・・・ＲＡＭポート（ランダムアクセスポー
ト）、ＳＡＭ・・・ＳＡＭポート（シリアルアクセスポ
ート）、ＲＩＯＣ・・・ランダム入出力回路、ＳＩＯＣ
・・・シリアル入出力回路、ＭＡＲＹ・・・メモリアレ
イ、ＳＡ・・・センスアンプ、ＤＲ・・・データレジス
タ、ＸＤ・・・Ｘアドレスデコーダ、ＲＹＤ・・・ＲＡ
Ｍポート用Ｙアドレスデコーダ、ＳＹＤ・・・ＳＡＭポ
ート用Ｙアドレスデコーダ、ＰＮＴ・・・ポインタ、Ｘ
Ｂ・・・Ｘアドレスバッファ、ＹＢ・・・Ｙアドレスバ
ッファ、ＴＧ・・・タイミング発生回路。ＷＡ・・・ラ
イトアンプ、ＭＡ・・・メインアンプ、ＢＣ・・・・バ
イアス回路、ＰＣ・・・プリチャージ回路。Ｑａ・・・
アドレス選択ＭＯＳＦＥＴ、Ｃｓ・・・情報蓄積キャパ
シタ、Ｐ１〜Ｐ３・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ１１・・・ＮチャンネルＭＯＳＦＥＴ、Ｉ１〜Ｉ
３・・・ＣＭＯＳインバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 湯川 洋介 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及びビット
   線ならびにこれらのワード線及びビット線の交点に格子
   状に配置されるダイナミック型のメモリセルを含むメモ
   リアレイと、上記ビット線に対応して設けられる単位レ
   ジスタならびにこれらの単位レジスタと対応するビット
   線との間に設けられ所定の転送制御信号に従って選択的
   にかつ一斉にオン状態とされる第１のスイッチ手段を含
   むデータレジスタと、上記ビット線に対応して設けられ
   る単位増幅回路ならびにそのゲートが対応するビット線
   に結合され対応するビット線の読み出し信号を電流信号
   として選択的に共通データ線に伝達するセンスＭＯＳＦ
   ＥＴを含むセンスアンプとを具備することを特徴とする
   半導体記憶装置。
2. 【請求項２】 上記センスアンプは、上記共通データ線
   と対応する上記センスＭＯＳＦＥＴとの間に設けられ対
   応するビット線選択信号に従って選択的にオン状態とさ
   れる第２のスイッチ手段を含むものであって、上記第１
   のスイッチ手段は、上記第２のスイッチ手段がオン状態
   とされる間にオン状態とされるものであることを特徴と
   する請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、ＲＡＭポート及
   びＳＡＭポートを具備し、これらのＲＡＭポート及びＳ
   ＡＭポートに対応して設けられるランダム入出力回路及
   びシリアル入出力回路を具備するものであって、選択さ
   れたワード線に結合される複数のメモリセルから出力さ
   れ上記ＳＡＭポートを介してシリアルに出力される一連
   のリードデータは、その第１ビットが上記ランダム入出
   力回路から出力されその第２ビット以降が上記シリアル
   入出力回路から出力されるものであることを特徴とする
   請求項１又は請求項２の半導体記憶装置。