JPH0630440B2 - 半導体スイツチ - Google Patents
半導体スイツチInfo
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- JPH0630440B2 JPH0630440B2 JP59252703A JP25270384A JPH0630440B2 JP H0630440 B2 JPH0630440 B2 JP H0630440B2 JP 59252703 A JP59252703 A JP 59252703A JP 25270384 A JP25270384 A JP 25270384A JP H0630440 B2 JPH0630440 B2 JP H0630440B2
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- transistor
- bipolar transistor
- voltage
- transistors
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体スイッチに係り、特に交流信号を扱う回
路の開閉制御等に好適な半導体スイッチに関する。
路の開閉制御等に好適な半導体スイッチに関する。
一般には、回路の開閉（ＯＮ／ＯＦＦ）制御を行なうに
は半導体スイッチとしてサイリスタやトランジスタ等が
用いられるが、この場合サイリスタやトランジスタを動
作させる為の制御電流が回路に流出する。この制御電流
の流出が回路動作上問題となる場合もあり、この様な場
合には電圧制御型の半導体スイッチを用いる。
は半導体スイッチとしてサイリスタやトランジスタ等が
用いられるが、この場合サイリスタやトランジスタを動
作させる為の制御電流が回路に流出する。この制御電流
の流出が回路動作上問題となる場合もあり、この様な場
合には電圧制御型の半導体スイッチを用いる。
最も簡単な電圧制御型半導体スイッチの構成としては電
界効果トランジスタ（以下、ＭＯＳトランジスタと略
記）単体で使用する事が考えられるが、通常制御電圧は
ＴＴＬレベル等の低電圧でありＭＯＳトランジスタの負
荷電流をあまり大きくとることはできず、比較的大電流
が流れるような回路には不適格である。
界効果トランジスタ（以下、ＭＯＳトランジスタと略
記）単体で使用する事が考えられるが、通常制御電圧は
ＴＴＬレベル等の低電圧でありＭＯＳトランジスタの負
荷電流をあまり大きくとることはできず、比較的大電流
が流れるような回路には不適格である。
上記電流駆動能力を向上させる手段としてＭＯＳトラン
ジスタとバイポーラトランジスタを組み合せた構成があ
る。この一例としてＮチヤンネル型ＭＯＳトランジスタ
とＮＰＮトランジスタを組み合せたものを第５図に示す
（特開昭55-154826号公報）。
ジスタとバイポーラトランジスタを組み合せた構成があ
る。この一例としてＮチヤンネル型ＭＯＳトランジスタ
とＮＰＮトランジスタを組み合せたものを第５図に示す
（特開昭55-154826号公報）。
第５図においてＮチャンネル型ＭＯＳトランジスタＭ１
のドレイン，ソースは各々ＮＰＮトランジスタＢ１のコ
レクタ端子１及びベース端子４に接続され、ＭＯＳトラ
ンジスタＭ１の基板（領域）がソースに接続されてい
る。またバイポーラトランジスタＢ１のベース端子４、
エミッタ端子２間に抵抗Ｒ１が接続されている。抵抗Ｒ
１はバイポーラトランジスタＢ１の動作安定化及び耐圧
信頼性確保の為に入れてある。
のドレイン，ソースは各々ＮＰＮトランジスタＢ１のコ
レクタ端子１及びベース端子４に接続され、ＭＯＳトラ
ンジスタＭ１の基板（領域）がソースに接続されてい
る。またバイポーラトランジスタＢ１のベース端子４、
エミッタ端子２間に抵抗Ｒ１が接続されている。抵抗Ｒ
１はバイポーラトランジスタＢ１の動作安定化及び耐圧
信頼性確保の為に入れてある。
ＭＯＳトランジスタＭ１のゲート端子３をソース（Ｂ１
のベース）端子４に対しＭＯＳトランジスタＭ１のしき
い値電圧（以下ＶTHとする）以上にバイアスするとＭＯ
ＳトランジスタＭ１がＯＮし端子１よりＭＯＳトランジ
スタＭ１→抵抗Ｒ１を通じて端子２へ電流が流れる（但
し端子１が端子２よりも高い電位にバイアスされている
ものとする）。このとき抵抗Ｒ１での電位降下がバイポ
ーラトランジスタＢ１のベース・エミッタ間のビルティ
ング電圧（以下ＶBEとする）より大きければバイポーラ
トランジスタＢ１がＯＮする。すなわち抵抗Ｒ１での電
位降下がＶBE以下となる様な小電流域ではＭＯＳトラン
ジスタＭ１のみが動作しており、大電流域になると両ト
ランジスタＭ１，Ｂ１が同時に動作する構成となってい
る。
のベース）端子４に対しＭＯＳトランジスタＭ１のしき
い値電圧（以下ＶTHとする）以上にバイアスするとＭＯ
ＳトランジスタＭ１がＯＮし端子１よりＭＯＳトランジ
スタＭ１→抵抗Ｒ１を通じて端子２へ電流が流れる（但
し端子１が端子２よりも高い電位にバイアスされている
ものとする）。このとき抵抗Ｒ１での電位降下がバイポ
ーラトランジスタＢ１のベース・エミッタ間のビルティ
ング電圧（以下ＶBEとする）より大きければバイポーラ
トランジスタＢ１がＯＮする。すなわち抵抗Ｒ１での電
位降下がＶBE以下となる様な小電流域ではＭＯＳトラン
ジスタＭ１のみが動作しており、大電流域になると両ト
ランジスタＭ１，Ｂ１が同時に動作する構成となってい
る。
いま、上記の半導体スイッチを交流回路に適用する事を
考える。交流信号を通す為、端子１から端子２へ、また
端子２から端子１へと両方向に電流を流せなければなら
ない。さらに、ＯＦＦ時には両方向の耐圧が必要であ
る。以上を満足させるために発明者等が考案した回路を
第６図に示す。
考える。交流信号を通す為、端子１から端子２へ、また
端子２から端子１へと両方向に電流を流せなければなら
ない。さらに、ＯＦＦ時には両方向の耐圧が必要であ
る。以上を満足させるために発明者等が考案した回路を
第６図に示す。
第６図においてＮチャンネル型ＭＯＳトランジスタＭ１
のドレイン，ソースは各々のＮＰＮバイポーラトランジ
スタＢ１のコレクタ端子１及びベース端子４に接続さ
れ、ＭＯＳトランジスタＭ１の基板（領域）がソースに
接続されている。バイポーラトランジスタＢ１のエミッ
タにはダイオードＤ１のアノードが接続され、ダイオー
ドＤ１のカソードは端子２に接続されている。ダイオー
ドＤ１のアノード及びバイポーラトランジスタＢ１のベ
ース間には抵抗Ｒ１が接続されている。また、ＮＰＮト
ランジスタＢ２のベースがバイポーラトランジスタＢ１
のベース端子４に接続され、Ｎチャンネル型ＭＯＳトラ
ンジスタＭ２のドレイン，ソースが各々ＮＰＮバイポー
ラトランジスタＢ２のコレクタ端子２及びベース端子４
に接続され、ＭＯＳトランジスタＭ１の基板（領域）が
ソースに接続されている。バイポーラトランジスタＢ２
のエミッタにはダイオードＤ２のアノードが接続され、
ダイオードＤ２のカソードは端子１に接続されている。
また、ダイオードＤ２のアノードとバイポーラトランジ
スタＢ２のベース間に抵抗Ｒ２が接続されている。
のドレイン，ソースは各々のＮＰＮバイポーラトランジ
スタＢ１のコレクタ端子１及びベース端子４に接続さ
れ、ＭＯＳトランジスタＭ１の基板（領域）がソースに
接続されている。バイポーラトランジスタＢ１のエミッ
タにはダイオードＤ１のアノードが接続され、ダイオー
ドＤ１のカソードは端子２に接続されている。ダイオー
ドＤ１のアノード及びバイポーラトランジスタＢ１のベ
ース間には抵抗Ｒ１が接続されている。また、ＮＰＮト
ランジスタＢ２のベースがバイポーラトランジスタＢ１
のベース端子４に接続され、Ｎチャンネル型ＭＯＳトラ
ンジスタＭ２のドレイン，ソースが各々ＮＰＮバイポー
ラトランジスタＢ２のコレクタ端子２及びベース端子４
に接続され、ＭＯＳトランジスタＭ１の基板（領域）が
ソースに接続されている。バイポーラトランジスタＢ２
のエミッタにはダイオードＤ２のアノードが接続され、
ダイオードＤ２のカソードは端子１に接続されている。
また、ダイオードＤ２のアノードとバイポーラトランジ
スタＢ２のベース間に抵抗Ｒ２が接続されている。
上記第６図の回路は、第５図の半導体スイッチのバイポ
ーラトランジスタのエミッタ側にダイオードＤ１，Ｄ２
を直列に挿入し逆並列に接続した構成となつているが、
このダイオードは第５図において端子２の電位が端子１
より高くなつた場合に抵抗Ｒ１→ＭＯＳトランジスタＭ
１の基板（領域）→ＭＯＳトランジスタＭ１のドレイン
或いは抵抗Ｒ１→バイポーラトランジスタＢ１のベース
→バイポーラトランジスタＢ１のコレクタという径路で
流れる電流を防止する為のものであり、回路耐圧はこの
ダイオードＤ１，Ｄ２の耐圧で決まっている。
ーラトランジスタのエミッタ側にダイオードＤ１，Ｄ２
を直列に挿入し逆並列に接続した構成となつているが、
このダイオードは第５図において端子２の電位が端子１
より高くなつた場合に抵抗Ｒ１→ＭＯＳトランジスタＭ
１の基板（領域）→ＭＯＳトランジスタＭ１のドレイン
或いは抵抗Ｒ１→バイポーラトランジスタＢ１のベース
→バイポーラトランジスタＢ１のコレクタという径路で
流れる電流を防止する為のものであり、回路耐圧はこの
ダイオードＤ１，Ｄ２の耐圧で決まっている。
いま第６図の外部出力端子（以下、端子と略記）１，２
の間に交流信号が印加された場合の動作を考えてみる。
第６図の半導体スイッチのＯＮは第５図の場合と同様Ｍ
ＯＳトランジスタＭ１，Ｍ２のゲート端子３をソース端
子４に対してＶTH以上にバイアスすれば良い。このとき
ＭＯＳトランジスタＭ１或いはＭ２がＯＮし抵抗Ｒ１或
いはＲ２に連流を流し抵抗Ｒ１或いはＲ２での電位降下
がＶBE以上となるとバイポーラトランジスタＢ１或いは
Ｂ２がＯＮし大電流駆動を可能とする。
の間に交流信号が印加された場合の動作を考えてみる。
第６図の半導体スイッチのＯＮは第５図の場合と同様Ｍ
ＯＳトランジスタＭ１，Ｍ２のゲート端子３をソース端
子４に対してＶTH以上にバイアスすれば良い。このとき
ＭＯＳトランジスタＭ１或いはＭ２がＯＮし抵抗Ｒ１或
いはＲ２に連流を流し抵抗Ｒ１或いはＲ２での電位降下
がＶBE以上となるとバイポーラトランジスタＢ１或いは
Ｂ２がＯＮし大電流駆動を可能とする。
上記半導体スイッチがＯＮ駆動されている状態で端子
１，２間に０Ｖより上昇（或いは下降）する交流電圧が
印加された場合、ダイオードＤ１，Ｄ２の為に端子１、
２間の電位差がダイオードＤ１，Ｄ２の順電圧（以下Ｖ
FDとする）以上とならなければ半導体スイッチはＯＮす
ることができない。この様子を第７図に示す。
１，２間に０Ｖより上昇（或いは下降）する交流電圧が
印加された場合、ダイオードＤ１，Ｄ２の為に端子１、
２間の電位差がダイオードＤ１，Ｄ２の順電圧（以下Ｖ
FDとする）以上とならなければ半導体スイッチはＯＮす
ることができない。この様子を第７図に示す。
第７図において横軸は端子１（または２）の端子２（ま
たは１）に対する電位、縦軸は端子１，２間に流れる電
流である。図中Ａ点は第６図におけるダイオードＤ１或
いはＤ２がＯＮとなる電圧、すなわちＶFDである。Ａ点
以下の電圧では半導体スイッチはＯＮ駆動されているに
もかかわらずＯＦＦ状態を保つ。端子１，２間の電位差
がＶFDより大きくなるとダイオードＤ１或いはＤ２がＯ
ＮしＭＯＳトランジスタＭ１或いはＭ２、抵抗Ｒ１或い
はＲ２を介して電流が流れはじめる。さらに電位差が大
きくなると抵抗Ｒ１或いはＲ２を流れる電流が増加し、
そこでの電位降下がバイポーラトランジスタＢ１或いは
Ｂ２のＶBE以上となった時点でバイポーラトランジスタ
Ｂ１或いはＢ２がＯＮする。この時点で図中のＢ点であ
る。よってＢ点はＶFD＋ＶBEとなる。Ａ点からＢ点まで
の特性グラフの傾きはＭＯＳトランジスタＭ１或いはＭ
２のオン抵抗と抵抗Ｒ１或いはＲ２で決まる。またＢ点
以降の特性はバイポーラトランジスタＢ１或いはＢ２に
依るものである。
たは１）に対する電位、縦軸は端子１，２間に流れる電
流である。図中Ａ点は第６図におけるダイオードＤ１或
いはＤ２がＯＮとなる電圧、すなわちＶFDである。Ａ点
以下の電圧では半導体スイッチはＯＮ駆動されているに
もかかわらずＯＦＦ状態を保つ。端子１，２間の電位差
がＶFDより大きくなるとダイオードＤ１或いはＤ２がＯ
ＮしＭＯＳトランジスタＭ１或いはＭ２、抵抗Ｒ１或い
はＲ２を介して電流が流れはじめる。さらに電位差が大
きくなると抵抗Ｒ１或いはＲ２を流れる電流が増加し、
そこでの電位降下がバイポーラトランジスタＢ１或いは
Ｂ２のＶBE以上となった時点でバイポーラトランジスタ
Ｂ１或いはＢ２がＯＮする。この時点で図中のＢ点であ
る。よってＢ点はＶFD＋ＶBEとなる。Ａ点からＢ点まで
の特性グラフの傾きはＭＯＳトランジスタＭ１或いはＭ
２のオン抵抗と抵抗Ｒ１或いはＲ２で決まる。またＢ点
以降の特性はバイポーラトランジスタＢ１或いはＢ２に
依るものである。
以上の特性をもつ第６図の半導体スイッチに交流信号を
印加した場合、半導体スイッチを通過した交流信号はＶ
FD以下の成分をカットされてしまい、歪，所謂，ディス
トーシヨンを生ずるという問題がある。これは第６図中
のダイオードＤ１，Ｄ２に依るものである。
印加した場合、半導体スイッチを通過した交流信号はＶ
FD以下の成分をカットされてしまい、歪，所謂，ディス
トーシヨンを生ずるという問題がある。これは第６図中
のダイオードＤ１，Ｄ２に依るものである。
そこでこのダイオードＤ１，Ｄ２を除いた回路を第８図
に示す。第８図の半導体スイッチでは、ダイオード
Ｄ１，Ｄ２が無いためバイポーラトランジスタＢ１また
はＢ２に逆電圧（エミッタからコレクタへの向き）が印
加された場合、第６図における抵抗Ｒ１，Ｒ２が入って
いるとこの抵抗を通して反対側の外部出力端子に電流が
回り込むため、第８図では除かれている。
に示す。第８図の半導体スイッチでは、ダイオード
Ｄ１，Ｄ２が無いためバイポーラトランジスタＢ１また
はＢ２に逆電圧（エミッタからコレクタへの向き）が印
加された場合、第６図における抵抗Ｒ１，Ｒ２が入って
いるとこの抵抗を通して反対側の外部出力端子に電流が
回り込むため、第８図では除かれている。
第８図においてＮチャンネル型ＭＯＳトランジスタＭ１
のドレイン及びソースが各々ＮＰＮバイポーラトランジ
スタＢ１のコレクタ及びベースに抵抗され、バイポーラ
トランジスタＢ１のコレクタ及びエミッタは各々外部出
力端子１，２に接続されており、Ｎチャンネル型ＭＯＳ
トランジスタＭ２のドレイン及びソースが各々ＮＰＮバ
イポーラトランジスタＢ２のコレクタ及びベースに接続
され、バイポーラトランジスタＢ２のコレクタ及びベー
スが各々外部出力端子１，２に接続されている。またＭ
ＯＳトランジスタＭ１，Ｍ２のゲート及びソースは各々
入力端子（以下端子と略記）３，４に共通接続されてい
る。
のドレイン及びソースが各々ＮＰＮバイポーラトランジ
スタＢ１のコレクタ及びベースに抵抗され、バイポーラ
トランジスタＢ１のコレクタ及びエミッタは各々外部出
力端子１，２に接続されており、Ｎチャンネル型ＭＯＳ
トランジスタＭ２のドレイン及びソースが各々ＮＰＮバ
イポーラトランジスタＢ２のコレクタ及びベースに接続
され、バイポーラトランジスタＢ２のコレクタ及びベー
スが各々外部出力端子１，２に接続されている。またＭ
ＯＳトランジスタＭ１，Ｍ２のゲート及びソースは各々
入力端子（以下端子と略記）３，４に共通接続されてい
る。
第８図の半導体スイッチをＯＮさせる場合、第５図，第
６図の場合と同様端子３，４間をＭＯＳトランジスタＭ
１，Ｍ２のＶTH以上にバイアスする。このとき、ＭＯＳ
トランジスタＭ１，Ｍ２はＯＮするがそれらを流れた電
流はバイポーラトランジスタＢ１またはＢ２のベースに
入る為、ＭＯＳトランジスタＭ１，Ｍ２のソースに直列
接続されたバイポーラトランジスタＢ１またはＢ２のベ
ース，エミッタによつて形成されるダイオードを介して
流れることになる。故に端子１，２間の電位差がバイポ
ーラトランジスタＢ１またはＢ２のＶBE以上とならなけ
れば第８図の半導体スイッチはＯＮすることができな
い。よつてその電流−電圧特性は第７図とほぼ同様のも
のとなり、第６図の場合と同様交流信号のデイストーシ
ヨンが発生する。さらに第８図においては、耐圧はバイ
ポーラトランジスタＢ１及びＢ２のエミッタ・ベース間
電圧ＶEB0で決まり、あまり大きくはできない。
６図の場合と同様端子３，４間をＭＯＳトランジスタＭ
１，Ｍ２のＶTH以上にバイアスする。このとき、ＭＯＳ
トランジスタＭ１，Ｍ２はＯＮするがそれらを流れた電
流はバイポーラトランジスタＢ１またはＢ２のベースに
入る為、ＭＯＳトランジスタＭ１，Ｍ２のソースに直列
接続されたバイポーラトランジスタＢ１またはＢ２のベ
ース，エミッタによつて形成されるダイオードを介して
流れることになる。故に端子１，２間の電位差がバイポ
ーラトランジスタＢ１またはＢ２のＶBE以上とならなけ
れば第８図の半導体スイッチはＯＮすることができな
い。よつてその電流−電圧特性は第７図とほぼ同様のも
のとなり、第６図の場合と同様交流信号のデイストーシ
ヨンが発生する。さらに第８図においては、耐圧はバイ
ポーラトランジスタＢ１及びＢ２のエミッタ・ベース間
電圧ＶEB0で決まり、あまり大きくはできない。
本発明の目的は、交流信号のデイストーシヨンを防止
し、かつ高耐圧で大電流の駆動も可能とする半導体スイ
ッチを提供するにある。
し、かつ高耐圧で大電流の駆動も可能とする半導体スイ
ッチを提供するにある。
上記目的を達成する本発明の特徴とするところは、バイ
ポーラトランジスタおよびサイリスタのいずれかと並列
にソースが基板領域に接続された第１の電界効果トラン
ジスタを接続し、バイポーラトランジスタおよびサイリ
スタのいずれかの一方の主端子と制御端子の間にソース
が基板領域に接続された第２の電界効果トランジスタを
接続してなる１対のものをバイポーラトランジスタおよ
びサイリスタのいずれかが逆直列となるように設け、バ
イポーラトランジスタおよびサイリスタのいずれかのそ
れぞれの一方の主端子を外部出力端子とし、第１，第２
の電界効果トランジスタのゲートとバイポーラトランジ
スタおよびサイリスタのいずれかのそれぞれの他方の主
端子を外部入力端子としたことにある。
ポーラトランジスタおよびサイリスタのいずれかと並列
にソースが基板領域に接続された第１の電界効果トラン
ジスタを接続し、バイポーラトランジスタおよびサイリ
スタのいずれかの一方の主端子と制御端子の間にソース
が基板領域に接続された第２の電界効果トランジスタを
接続してなる１対のものをバイポーラトランジスタおよ
びサイリスタのいずれかが逆直列となるように設け、バ
イポーラトランジスタおよびサイリスタのいずれかのそ
れぞれの一方の主端子を外部出力端子とし、第１，第２
の電界効果トランジスタのゲートとバイポーラトランジ
スタおよびサイリスタのいずれかのそれぞれの他方の主
端子を外部入力端子としたことにある。
本発明の第１の実施例を第１図に示す。
第１図において、外部出力端子（以下端子と略記）１に
ＮチャンネルのＭＯＳ形電界効果トランジスタ（以下Ｍ
ＯＳトランジスタと略記）Ｍ11，Ｍ12のドレイン及びＮ
ＰＮバイポーラトランジスタＢ１のコレクタが共通接続
されており、ＭＯＳトランジスタＭ11のソースがバイポ
ーラトランジスタＢ１のベースに、ＭＯＳトランジスタ
Ｍ12のソースがバイポーラトランジスタＢ１のエミッタ
に接続されている。またバイポーラトランジスタＢ１の
ベース・エミッタ間には抵抗Ｒ１が接続されている。同
様に出力外部端子（以下端子と略記）２にＮチャンネル
ＭＯＳ形電界効果トランジスタ（以下ＭＯＳトランジス
タと略記）Ｍ21，Ｍ22のドレイン及びＮＰＮバイポーラ
トランジスタ２のコレクタが共通接続されており、ＭＯ
ＳトランジスタＭ21及びＭ22のソースが各々バイポーラ
トランジスタＢ２のベース，エミッタに接続されてい
る。バイポーラトランジスタＢ２のベース・エミッタ間
にはバイポーラトランジスタＢ１同様抵抗Ｒ２が接続さ
れている。以上のバイポーラトランジスタＢ１，Ｂ２の
エミッタ及びＭＯＳトランジスタＭ21，Ｍ22のソースは
外部入力端子（以下端子と略記）４に共通接続され、Ｍ
ＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ22のゲートは外
部入力端子（以下端子と略記）３に共通接続されてい
る。また上記ＭＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ
22はすべて基板領域がソースに接続されている。
ＮチャンネルのＭＯＳ形電界効果トランジスタ（以下Ｍ
ＯＳトランジスタと略記）Ｍ11，Ｍ12のドレイン及びＮ
ＰＮバイポーラトランジスタＢ１のコレクタが共通接続
されており、ＭＯＳトランジスタＭ11のソースがバイポ
ーラトランジスタＢ１のベースに、ＭＯＳトランジスタ
Ｍ12のソースがバイポーラトランジスタＢ１のエミッタ
に接続されている。またバイポーラトランジスタＢ１の
ベース・エミッタ間には抵抗Ｒ１が接続されている。同
様に出力外部端子（以下端子と略記）２にＮチャンネル
ＭＯＳ形電界効果トランジスタ（以下ＭＯＳトランジス
タと略記）Ｍ21，Ｍ22のドレイン及びＮＰＮバイポーラ
トランジスタ２のコレクタが共通接続されており、ＭＯ
ＳトランジスタＭ21及びＭ22のソースが各々バイポーラ
トランジスタＢ２のベース，エミッタに接続されてい
る。バイポーラトランジスタＢ２のベース・エミッタ間
にはバイポーラトランジスタＢ１同様抵抗Ｒ２が接続さ
れている。以上のバイポーラトランジスタＢ１，Ｂ２の
エミッタ及びＭＯＳトランジスタＭ21，Ｍ22のソースは
外部入力端子（以下端子と略記）４に共通接続され、Ｍ
ＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ22のゲートは外
部入力端子（以下端子と略記）３に共通接続されてい
る。また上記ＭＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ
22はすべて基板領域がソースに接続されている。
本半導体スイッチをＯＮさせる場合は、端子３を端子４
に対し正電位方向にバイアスする。ＭＯＳトランジスタ
Ｍ12及びＭ22についてみると端子３が端子４に対ししき
い値電圧（以下ＶTHとする）以上になるとＯＮすること
ができる。しかし、ＭＯＳトランジスタＭ11，Ｍ12につ
いてみると各々のソースにはバイポーラトランジスタＢ
１及びＢ２のベースが接続されており端子４はバイポー
ラトランジスタ１，Ｂ２のエミッタに接続しているた
め、ＭＯＳトランジスタＭ11のバイポーラトランジスタ
Ｂ１或いはＭ21とＢ２が同時にＯＮ状態となるには端子
３が端子４に対してＶth＋ＶBE以上にバイアスされなけ
ればならない。ここでＶBEはバイポーラトランジスタＢ
１，Ｂ２のベース・エミッタ間のビルテイング電圧であ
る。
に対し正電位方向にバイアスする。ＭＯＳトランジスタ
Ｍ12及びＭ22についてみると端子３が端子４に対ししき
い値電圧（以下ＶTHとする）以上になるとＯＮすること
ができる。しかし、ＭＯＳトランジスタＭ11，Ｍ12につ
いてみると各々のソースにはバイポーラトランジスタＢ
１及びＢ２のベースが接続されており端子４はバイポー
ラトランジスタ１，Ｂ２のエミッタに接続しているた
め、ＭＯＳトランジスタＭ11のバイポーラトランジスタ
Ｂ１或いはＭ21とＢ２が同時にＯＮ状態となるには端子
３が端子４に対してＶth＋ＶBE以上にバイアスされなけ
ればならない。ここでＶBEはバイポーラトランジスタＢ
１，Ｂ２のベース・エミッタ間のビルテイング電圧であ
る。
端子３，４の間に、上記半導体スイッチをＯＮさせるに
充分なＶth＋ＶBE以上の電圧を印加した状態において端
子１，２間に０Ｖより上昇（或いは下降）する交流電圧
が印加された場合の電流−電圧特性を第２図に示す。第
２図において横軸は端子１（または２）の端子２（また
は１）に対する電位、縦軸は端子１，２間に流れる電流
である。
充分なＶth＋ＶBE以上の電圧を印加した状態において端
子１，２間に０Ｖより上昇（或いは下降）する交流電圧
が印加された場合の電流−電圧特性を第２図に示す。第
２図において横軸は端子１（または２）の端子２（また
は１）に対する電位、縦軸は端子１，２間に流れる電流
である。
第２図は変曲点Ａをもつが、このＡ点以下の電位領域で
は第１図におけるＭＯＳトランジスタＭ12，Ｍ22が動作
している。これを第３図，第４図にて説明する。
は第１図におけるＭＯＳトランジスタＭ12，Ｍ22が動作
している。これを第３図，第４図にて説明する。
第３図は第１図におけるＭＯＳトランジスタＭ12，Ｍ22
部を抜き出したものであり、ＭＯＳトランジスタＭ12及
びＭ22のドレインが各々端子１及び２に接続され、両Ｍ
ＯＳトランジスタＭ12，Ｍ22のゲート及びソースが各々
端子３及び４に接続されており、二つのＭＯＳトランジ
スタＭ12，Ｍ22が逆直列に接続された形となつている。
また両ＭＯＳトランジスタＭ12，Ｍ22の基板領域はソー
スに接続されている。
部を抜き出したものであり、ＭＯＳトランジスタＭ12及
びＭ22のドレインが各々端子１及び２に接続され、両Ｍ
ＯＳトランジスタＭ12，Ｍ22のゲート及びソースが各々
端子３及び４に接続されており、二つのＭＯＳトランジ
スタＭ12，Ｍ22が逆直列に接続された形となつている。
また両ＭＯＳトランジスタＭ12，Ｍ22の基板領域はソー
スに接続されている。
第４図は第３図の回路を半導体スイツチとして製作した
場合の半導体基板の断面図である。
場合の半導体基板の断面図である。
第４図において、７，８がＭＯＳトランジスタＭ12，Ｍ
22のドレイン、９，１０がソース、５，６がゲート、１
１，１２がＰ形基板領域となつている。
22のドレイン、９，１０がソース、５，６がゲート、１
１，１２がＰ形基板領域となつている。
端子３，４間がＶth以上にバイアスされＭＯＳトランジ
スタＭ12，Ｍ22がＯＮ駆動されている状態で、端子１，
２間の電位差が０Ｖより上昇した場合の動作について以
下説明する。
スタＭ12，Ｍ22がＯＮ駆動されている状態で、端子１，
２間の電位差が０Ｖより上昇した場合の動作について以
下説明する。
いま端子１の電位が端子２に対して０Ｖより正側に上昇
した場合を考える。このときＭＯＳトランジスタＭ12，
Ｍ22のゲート・ソース間はＶth以上にバイアスされてい
る為ＭＯＳトランジスタＭ12，Ｍ22は共にＯＮ状態にあ
り、端子１の電位上昇に伴つてＭＯＳトランジスタ
Ｍ12，Ｍ22に電流が流れ始める。これが第２図における
０ＶかＡ点までの領域であり、電流−電圧の傾きはＭＯ
ＳトランジスタＭ12，Ｍ22のオン抵抗によつて決まって
いる。さらに端子１の電位が上昇すると電流の増加に伴
なってＭＯＳトランジスタＭ12，Ｍ22のソース・ドレイ
ン間電圧（以下でＶDSとする）が増大する。ここで各Ｍ
ＯＳトランジスタＭ12，Ｍ22の基板領域はソースに接続
されている為第４図からもわかる様にソース・ドレイン
と並列にダイオードが形成された形となり、基板領域１
１，１２ダイオードのアノード、ドレイン７，８がカソ
ードとなつている。その為ＭＯＳトランジスタＭ22のＶ
DSが上昇し前記ダイオードの順電圧（以下ＶFDとする）
以上になると、このダイオードが動作し見かけた上ＭＯ
ＳトランジスタＭ22のオン抵抗を低下させる。これが第
２図における変曲点Ａである。このときＭＯＳトランジ
スタＭ12，Ｍ22に流れる電流は同じであるからＭＯＳト
ランジスタＭ12のＶDSもＭＯＳトランジスタＭ22と同程
度になつており、故に第２図に変曲点Ａにおける出力端
子電位は２×ＶFDとなる。以上は端子１の電位が出力端
子２に対して正に上昇する場合を考えたが、逆の電圧印
加に対してもＭＯＳトランジスタＭ12，Ｍ22が対称に構
成されているため、上記と同様の動作となる。ただしそ
の場合はＭＯＳトランジスタＭ12側の内蔵ダイオードが
動作する。
した場合を考える。このときＭＯＳトランジスタＭ12，
Ｍ22のゲート・ソース間はＶth以上にバイアスされてい
る為ＭＯＳトランジスタＭ12，Ｍ22は共にＯＮ状態にあ
り、端子１の電位上昇に伴つてＭＯＳトランジスタ
Ｍ12，Ｍ22に電流が流れ始める。これが第２図における
０ＶかＡ点までの領域であり、電流−電圧の傾きはＭＯ
ＳトランジスタＭ12，Ｍ22のオン抵抗によつて決まって
いる。さらに端子１の電位が上昇すると電流の増加に伴
なってＭＯＳトランジスタＭ12，Ｍ22のソース・ドレイ
ン間電圧（以下でＶDSとする）が増大する。ここで各Ｍ
ＯＳトランジスタＭ12，Ｍ22の基板領域はソースに接続
されている為第４図からもわかる様にソース・ドレイン
と並列にダイオードが形成された形となり、基板領域１
１，１２ダイオードのアノード、ドレイン７，８がカソ
ードとなつている。その為ＭＯＳトランジスタＭ22のＶ
DSが上昇し前記ダイオードの順電圧（以下ＶFDとする）
以上になると、このダイオードが動作し見かけた上ＭＯ
ＳトランジスタＭ22のオン抵抗を低下させる。これが第
２図における変曲点Ａである。このときＭＯＳトランジ
スタＭ12，Ｍ22に流れる電流は同じであるからＭＯＳト
ランジスタＭ12のＶDSもＭＯＳトランジスタＭ22と同程
度になつており、故に第２図に変曲点Ａにおける出力端
子電位は２×ＶFDとなる。以上は端子１の電位が出力端
子２に対して正に上昇する場合を考えたが、逆の電圧印
加に対してもＭＯＳトランジスタＭ12，Ｍ22が対称に構
成されているため、上記と同様の動作となる。ただしそ
の場合はＭＯＳトランジスタＭ12側の内蔵ダイオードが
動作する。
次に第２図におけるＡ点以降の領域について以下に説明
する。
する。
第１図において、バイポーラトランジスタＢ１，Ｂ２の
ベース・エミッタ間のビルティング電圧をＶBEとする
と、第５図及び第６図等で説明した様にバイポーラトラ
ンジスタＢ１，Ｂ２がＯＮするためにはそのコレクタ・
エミッタ間電圧がＶBE以上でなければならない。いまＶ
BE≒ＶFD（前記ＭＯＳトランジスタＭ12或いはＭ22の基
板領域−ドレイン間に形成される内蔵ダイオードの順電
圧）とすると、第２図のＡ点ではＭＯＳトランジスタＭ
12，Ｍ22が共にＶFDになつている為バイポーラトランジ
スタＢ１或いはＢ２のコレクタ・エミッタ間もＶFDにバ
イアスされ、バイポーラトランジスタＢ１或いはＢ２は
動作可能となる。故に第２図のＡ点以降ではバイポーラ
トランジスタＢ１とＭＯＳトランジスタＭ12、またはＢ
２とＭ22が同時にＯＮしている。バイポーラトランジス
タＢ１，Ｂ２はＭＯＳトランジスタＭ12，Ｍ22に比べ電
流駆動能力が大きいためＡ点以降の特性はほとんどバイ
ポーラトランジスタＢ１またはＢ２により決まる。また
以上の領域では、バイポーラトランジスタＢ１、ＭＯＳ
トランジスタＭ12がＯＮのときはＭＯＳトランジスタＭ
22の、或いはＢ２，Ｍ22がＯＮのときはＭ12の内蔵ダイ
オードを介して電流が流れる。
ベース・エミッタ間のビルティング電圧をＶBEとする
と、第５図及び第６図等で説明した様にバイポーラトラ
ンジスタＢ１，Ｂ２がＯＮするためにはそのコレクタ・
エミッタ間電圧がＶBE以上でなければならない。いまＶ
BE≒ＶFD（前記ＭＯＳトランジスタＭ12或いはＭ22の基
板領域−ドレイン間に形成される内蔵ダイオードの順電
圧）とすると、第２図のＡ点ではＭＯＳトランジスタＭ
12，Ｍ22が共にＶFDになつている為バイポーラトランジ
スタＢ１或いはＢ２のコレクタ・エミッタ間もＶFDにバ
イアスされ、バイポーラトランジスタＢ１或いはＢ２は
動作可能となる。故に第２図のＡ点以降ではバイポーラ
トランジスタＢ１とＭＯＳトランジスタＭ12、またはＢ
２とＭ22が同時にＯＮしている。バイポーラトランジス
タＢ１，Ｂ２はＭＯＳトランジスタＭ12，Ｍ22に比べ電
流駆動能力が大きいためＡ点以降の特性はほとんどバイ
ポーラトランジスタＢ１またはＢ２により決まる。また
以上の領域では、バイポーラトランジスタＢ１、ＭＯＳ
トランジスタＭ12がＯＮのときはＭＯＳトランジスタＭ
22の、或いはＢ２，Ｍ22がＯＮのときはＭ12の内蔵ダイ
オードを介して電流が流れる。
以上、本発明の第１の実施例によれば、第２図に示され
る如く印加電圧が０Ｖ付近でも電流を流すことができる
ため、０Ｖを通過する交流信号に対してもディストーシ
ヨンを防止することができ、またバイポーラトランジス
タを内蔵していることより大電流の駆動を可能としてい
る。
る如く印加電圧が０Ｖ付近でも電流を流すことができる
ため、０Ｖを通過する交流信号に対してもディストーシ
ヨンを防止することができ、またバイポーラトランジス
タを内蔵していることより大電流の駆動を可能としてい
る。
さて、各トランジスタＢ１，Ｂ２，Ｍ11，Ｍ12，Ｍ21，
Ｍ22の電圧防止についてみると、バイポーラトランジス
タＢ１，Ｂ２のコレクタ・ベース間は高耐圧を有し、ベ
ース・エミッタ間は低耐圧である。ＭＯＳトランジスタ
Ｍ11，Ｍ12，Ｍ21，Ｍ22の基板領域とドレイン間は高耐
圧を有するが、基板領域とソース間は耐圧がない。
Ｍ22の電圧防止についてみると、バイポーラトランジス
タＢ１，Ｂ２のコレクタ・ベース間は高耐圧を有し、ベ
ース・エミッタ間は低耐圧である。ＭＯＳトランジスタ
Ｍ11，Ｍ12，Ｍ21，Ｍ22の基板領域とドレイン間は高耐
圧を有するが、基板領域とソース間は耐圧がない。
ここで、端子３、４間に入力がなく、端子２に対し、端
子１が正となる電圧が印加された状態では、電圧の殆ど
をバイポーラトランジスタＢ１とＭＯＳトランジスタＭ
11，Ｍ12で負担する。また、端子１に対し端子２が正と
なる電圧が印加されると、バイポーラトランジスタＢ２
とＭＯＳトランジスタＭ21，Ｍ22で電圧の殆どを負担
し、端子１，２のいずれに電圧が印加されても、高電圧
を維持することができる。端子３，４間に入力が無い時
の特性を第２図に点線にて示す。降伏を起す変曲点Ｂは
バイポーラトランジスタＢ１，Ｂ２、ＭＯＳトランジス
タＭ11，Ｍ12，Ｍ21，Ｍ22のいずれかのアンバランシエ
電圧で決まる。
子１が正となる電圧が印加された状態では、電圧の殆ど
をバイポーラトランジスタＢ１とＭＯＳトランジスタＭ
11，Ｍ12で負担する。また、端子１に対し端子２が正と
なる電圧が印加されると、バイポーラトランジスタＢ２
とＭＯＳトランジスタＭ21，Ｍ22で電圧の殆どを負担
し、端子１，２のいずれに電圧が印加されても、高電圧
を維持することができる。端子３，４間に入力が無い時
の特性を第２図に点線にて示す。降伏を起す変曲点Ｂは
バイポーラトランジスタＢ１，Ｂ２、ＭＯＳトランジス
タＭ11，Ｍ12，Ｍ21，Ｍ22のいずれかのアンバランシエ
電圧で決まる。
第９図に本発明の第２の実施例を示す。
本実施例は前記第１の実施例におけるバイポーラトラン
ジスタＢ１，Ｂ２をサイリスタＳ１，Ｓ２に置き換え、
大電流駆動能力をさらに向上させたものである。第９図
において端子１にＭＯＳトランジスタＭ11，Ｍ12のドレ
イン及びサイリスタＳ１のアノードが共通接続されてお
り、ＭＯＳトランジスタＭ11のソースがサイリスタＳ１
のカソードゲート（以下ゲートと略記）に、ＭＯＳトラ
ンジスタＭ12のソースがサイリスタＳ11のカソードに接
続されている。またサイリスタＳ１のゲート、カソード
間には抵抗Ｒ１が接続されている。同様に、端子２にＭ
ＯＳトランジスタＭ21，Ｍ22のドレイン及びサイリスタ
Ｓ２のアノードが共通接続されており、ＭＯＳトランジ
スタＭ21及びＭ22のソースが各々サイリスタＳ２のゲー
ト、カソードに接続されている。サイリスタＳ２のゲー
ト、カソード間にはサイリスタＳ１同様抵抗Ｒ２が接続
されている。以上のサイリスタＳ１，Ｓ２のカソード及
びＭＯＳトランジスタＭ12，Ｍ22のソースは端子４に共
通接続され、ＭＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ
22のゲートは端子３に共通接続されている。また上記Ｍ
ＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ22はすべて基板
領域がソースに接続されている。
ジスタＢ１，Ｂ２をサイリスタＳ１，Ｓ２に置き換え、
大電流駆動能力をさらに向上させたものである。第９図
において端子１にＭＯＳトランジスタＭ11，Ｍ12のドレ
イン及びサイリスタＳ１のアノードが共通接続されてお
り、ＭＯＳトランジスタＭ11のソースがサイリスタＳ１
のカソードゲート（以下ゲートと略記）に、ＭＯＳトラ
ンジスタＭ12のソースがサイリスタＳ11のカソードに接
続されている。またサイリスタＳ１のゲート、カソード
間には抵抗Ｒ１が接続されている。同様に、端子２にＭ
ＯＳトランジスタＭ21，Ｍ22のドレイン及びサイリスタ
Ｓ２のアノードが共通接続されており、ＭＯＳトランジ
スタＭ21及びＭ22のソースが各々サイリスタＳ２のゲー
ト、カソードに接続されている。サイリスタＳ２のゲー
ト、カソード間にはサイリスタＳ１同様抵抗Ｒ２が接続
されている。以上のサイリスタＳ１，Ｓ２のカソード及
びＭＯＳトランジスタＭ12，Ｍ22のソースは端子４に共
通接続され、ＭＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ
22のゲートは端子３に共通接続されている。また上記Ｍ
ＯＳトランジスタＭ11，Ｍ12，Ｍ21，Ｍ22はすべて基板
領域がソースに接続されている。
第９図の実施例は前記の如くサイリスタを用いる事に依
り電流駆動能力を向上したものであり、その動作及び特
性は第１図の場合と同様であり同様な効果が得られる。
ただしサイリスタを使用しているため、半導体スイッチ
のＯＦＦは印加電圧を０Ｖ或いはサイリスタＳ１，Ｓ２
を逆バイアスすることにより、サイリスタＳ１，Ｓ２に
流れる電流をサイリスタＳ１，Ｓ２の保持電流以下とし
てサイリスタＳ１，Ｓ２をＯＦＦしなければならない。
り電流駆動能力を向上したものであり、その動作及び特
性は第１図の場合と同様であり同様な効果が得られる。
ただしサイリスタを使用しているため、半導体スイッチ
のＯＦＦは印加電圧を０Ｖ或いはサイリスタＳ１，Ｓ２
を逆バイアスすることにより、サイリスタＳ１，Ｓ２に
流れる電流をサイリスタＳ１，Ｓ２の保持電流以下とし
てサイリスタＳ１，Ｓ２をＯＦＦしなければならない。
本発明によれば、０Ｖ付近の微小な信号でも通過させる
とができ交流信号のデイストーシヨンを防止でき、また
バイポーラ素子トランジスタあるいはサイリスタを内蔵
していることにより駆動電流を大きくとることができ、
高耐圧の半導体スイッチを得ることができる。
とができ交流信号のデイストーシヨンを防止でき、また
バイポーラ素子トランジスタあるいはサイリスタを内蔵
していることにより駆動電流を大きくとることができ、
高耐圧の半導体スイッチを得ることができる。
第１図は本発明半導体スイッチの一実施例を示す回路
図、第２図は第１図の半導体スイッチの特性図、第３図
は第１図の半導体スイッチの一部を抜き出した回路図、
第４図は第３図の回路を具体化した時の半導体基板の概
略断面図、第５図，第６図は従来の半導体スイッチの回
路図、第７図は第６図の半導体スイッチの特性図、第８
図は従来の他の半導体スイッチの回路図、第９図は本発
明の他の一実施例を示す回路図である。 １〜４……端子、Ｂ１，Ｂ２……バイポーラトランジス
タ、Ｍ11，Ｍ12，Ｍ21，Ｍ22……ＭＯＳトランジスタ、
Ｓ１，Ｓ２……サイリスタ、Ｒ１，Ｒ２……抵抗。
図、第２図は第１図の半導体スイッチの特性図、第３図
は第１図の半導体スイッチの一部を抜き出した回路図、
第４図は第３図の回路を具体化した時の半導体基板の概
略断面図、第５図，第６図は従来の半導体スイッチの回
路図、第７図は第６図の半導体スイッチの特性図、第８
図は従来の他の半導体スイッチの回路図、第９図は本発
明の他の一実施例を示す回路図である。 １〜４……端子、Ｂ１，Ｂ２……バイポーラトランジス
タ、Ｍ11，Ｍ12，Ｍ21，Ｍ22……ＭＯＳトランジスタ、
Ｓ１，Ｓ２……サイリスタ、Ｒ１，Ｒ２……抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 苅谷 忠昭 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 大久保 栄俊 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 川本 幸司 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 青木 茂 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内
Claims (1)
- 【請求項１】バイポーラトランジスタまたはサイリスタ
と並列にソースが基板領域に接続された第１の電界効果
トランジスタを接続し、バイポーラトランジスタのコレ
クタとベースの間あるいはサイリスタのアノードとゲー
トの間にソースが基板領域に接続された第２の電界効果
トランジスタを接続し、バイポーラトランジスタのベー
スとエミッタの間あるいはサイリスタのゲートとカソー
ドの間に抵抗を接続してなる一対のものをバイポーラト
ランジスタまたはサイリスタが逆直列となるように設
け、逆直列に接続される各バイポーラトランジスタのコ
レクタまたは各サイリスタのアノードを外部出力端子と
し、第１，第２の電界効果トランジスタのゲートと各バ
イポーラトランジスタのエミッタまたは各サイリスタの
カソードを外部入力端子としたことを特徴とする半導体
スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252703A JPH0630440B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252703A JPH0630440B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131616A JPS61131616A (ja) | 1986-06-19 |
| JPH0630440B2 true JPH0630440B2 (ja) | 1994-04-20 |
Family
ID=17241074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252703A Expired - Lifetime JPH0630440B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630440B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01298811A (ja) * | 1988-05-26 | 1989-12-01 | Nec Corp | 双方向半導体集積回路スイッチ |
| DE19805491C1 (de) * | 1998-02-11 | 1999-08-12 | Siemens Ag | Diodenschaltung mit idealer Diodenkennlinie |
| JP2009081969A (ja) * | 2007-09-27 | 2009-04-16 | Fuji Electric Holdings Co Ltd | 双方向スイッチ |
-
1984
- 1984-11-29 JP JP59252703A patent/JPH0630440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131616A (ja) | 1986-06-19 |
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