JPH0630488B2 - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPH0630488B2 JPH0630488B2 JP60116797A JP11679785A JPH0630488B2 JP H0630488 B2 JPH0630488 B2 JP H0630488B2 JP 60116797 A JP60116797 A JP 60116797A JP 11679785 A JP11679785 A JP 11679785A JP H0630488 B2 JPH0630488 B2 JP H0630488B2
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- JP
- Japan
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- data
- clock
- signal
- bit
- parity
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- Expired - Lifetime
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は調歩同期方式のデータ伝送装置に関する。
［従来技術の説明］ 従来の調歩同期方式のデータ伝送装置の例を第３図に示
した。
した。
これは、パリティチェック機能を有するデータ伝送装置
の例であり、パリティビットを付加した複数ビットのデ
ータを送信機１から受信機３にデータ線５を介して伝送
するようにしたものである。
の例であり、パリティビットを付加した複数ビットのデ
ータを送信機１から受信機３にデータ線５を介して伝送
するようにしたものである。
送信機１はイネーブル信号入力端子７から入力されるイ
ネーブル信号に基づいて起動する時計９と、この時計９
の発振回数を計数するカウンタ１１と、前記時計９から
の時計信号を入力しこの時計信号に同期してデータ入力
端子１３から入力されたｎビットのパラレルデータ
Ｄ１、Ｄ２…ＤｎにスタートビットＳ及びパリティビッ
トＰを付加して前記データ線５にシリアル出力するパラ
レルシリアル変換シフトレジスタ（以下Ｐ／Ｓ変換器と
略称する）１５と、スタートビット付加回路１７、パリ
ティ付加回路１９とを有して構成されている。
ネーブル信号に基づいて起動する時計９と、この時計９
の発振回数を計数するカウンタ１１と、前記時計９から
の時計信号を入力しこの時計信号に同期してデータ入力
端子１３から入力されたｎビットのパラレルデータ
Ｄ１、Ｄ２…ＤｎにスタートビットＳ及びパリティビッ
トＰを付加して前記データ線５にシリアル出力するパラ
レルシリアル変換シフトレジスタ（以下Ｐ／Ｓ変換器と
略称する）１５と、スタートビット付加回路１７、パリ
ティ付加回路１９とを有して構成されている。
一方、受信機３は前記同様イネーブル信号入力端子２１
から入力されるイネーブル信号に基づいて起動準備する
時計２３と、前記データ線５を介して入力されるデータ
先頭のスタートビットＳを検出し前記時計２３からデー
タ受信用の時計信号を出力させるスタートビット検出回
路２５と、前記時計２３から出力される時計信号を計数
するカウンタ２７と、前記時計信号に同期して前記デー
タ線５から前記スタートビットＳに次ぐシリアルデータ
Ｄｎ…Ｄ２、Ｄ１をパリティビットＰと共に入力し入力
データＤ１、Ｄ２…Ｄｎをパリティチェック回路２９か
らの制御信号に従ってデータ出力端子３１にパラレルに
出力するシリアルパラレルシフトレジスタ（以下Ｓ／Ｐ
変換器と略称する）３３とを有して構成されている。
から入力されるイネーブル信号に基づいて起動準備する
時計２３と、前記データ線５を介して入力されるデータ
先頭のスタートビットＳを検出し前記時計２３からデー
タ受信用の時計信号を出力させるスタートビット検出回
路２５と、前記時計２３から出力される時計信号を計数
するカウンタ２７と、前記時計信号に同期して前記デー
タ線５から前記スタートビットＳに次ぐシリアルデータ
Ｄｎ…Ｄ２、Ｄ１をパリティビットＰと共に入力し入力
データＤ１、Ｄ２…Ｄｎをパリティチェック回路２９か
らの制御信号に従ってデータ出力端子３１にパラレルに
出力するシリアルパラレルシフトレジスタ（以下Ｓ／Ｐ
変換器と略称する）３３とを有して構成されている。
以上の構成の送信機１及び受信機３を有する調歩同期方
式のデータ伝送装置は、送信機１でｎビットのデータを
データ入力端子１３から入力しこれにパリティビットＰ
を加えてデータ線５にシリアル出力し、受信機３でこの
シリアル出力されたデータを時計２３の時計信号に同期
して入力し、パリティチェックを行なった後、データ出
力端子３１に出力する。
式のデータ伝送装置は、送信機１でｎビットのデータを
データ入力端子１３から入力しこれにパリティビットＰ
を加えてデータ線５にシリアル出力し、受信機３でこの
シリアル出力されたデータを時計２３の時計信号に同期
して入力し、パリティチェックを行なった後、データ出
力端子３１に出力する。
ここに、送信機１の時計９の周期をＴとするならば、受
信機３の時計２３の周期もこれに合わせてＴに調整され
ており、又、前記受信機３の受信タイミングは前記送信
機の送信タイミングより丁度時計の1/2周期Ｔ／２だけ
遅らせて受信する態様とされている。これにより、送信
機１の時計９と受信機３の時計２３とにそれぞれ△Ｔの
誤差があったとしても（ｎ＋１）・（２・ΔＴ）が前記
周期Ｔの1/2の値を越えない範囲で、即ち、パリティビ
ットを付加した伝送データのビット数ｎ＋１がＴ／（４
・ΔＴ）を越えない範囲でこれらデータを同期ずれする
することなく伝送できることになる。
信機３の時計２３の周期もこれに合わせてＴに調整され
ており、又、前記受信機３の受信タイミングは前記送信
機の送信タイミングより丁度時計の1/2周期Ｔ／２だけ
遅らせて受信する態様とされている。これにより、送信
機１の時計９と受信機３の時計２３とにそれぞれ△Ｔの
誤差があったとしても（ｎ＋１）・（２・ΔＴ）が前記
周期Ｔの1/2の値を越えない範囲で、即ち、パリティビ
ットを付加した伝送データのビット数ｎ＋１がＴ／（４
・ΔＴ）を越えない範囲でこれらデータを同期ずれする
することなく伝送できることになる。
しかしながら、このような従来の調歩同期方式のデータ
伝送装置にあっては、上記の如く送・受信機にそれぞれ
設けた時計の誤差に基づいてパリティビットを付加した
伝送データのビット数ｎ＋１をＴ／（４・ΔＴ）より小
さい値としなければならず、又、伝送データのビット数
を多くするためには時計誤差ΔＴを小さくする必要があ
り、この場合には高精度、かつ、高価な時計が必要とな
るという問題点があった。
伝送装置にあっては、上記の如く送・受信機にそれぞれ
設けた時計の誤差に基づいてパリティビットを付加した
伝送データのビット数ｎ＋１をＴ／（４・ΔＴ）より小
さい値としなければならず、又、伝送データのビット数
を多くするためには時計誤差ΔＴを小さくする必要があ
り、この場合には高精度、かつ、高価な時計が必要とな
るという問題点があった。
［発明の目的］ この発明は上記問題点を改善し、送・受信機の時計精度
を余計に向上させる必要がなく、複数ビットのデータを
同期ずれすることなく伝送することのできるデータ伝送
装置を提供することを目的とする。
を余計に向上させる必要がなく、複数ビットのデータを
同期ずれすることなく伝送することのできるデータ伝送
装置を提供することを目的とする。
［発明の概要］ 上記目的を達成するためにこの発明は、複数ビットの送
信データの途中の予め定めた位置に偶奇２つのパリティ
ビットを隣接して付加するパリティ付加手段、 所定周期で信号を出力する第１の時計、及び 前記パリティビットを付加したデータを、前記第１の時
計からの信号に同期してビット毎に順次ＮＲＺ信号で出
力するシリアルデータ出力手段を有する送信機と、 所定周期で信号を出力する第２の時計、 前記シリアルデータ出力手段からのシリアルデータを、
前記第２の時計からの信号に同期してビット毎に入力す
るシリアルデータ入力手段、 前記シリアルデータ入力手段で入力したシリアルデータ
の途中の前記予め定めた位置の２つのパリティビットの
少なくとも何れか一方を用いて、２つのパリティビット
を除く前記シリアルデータのパリティチェックを行うパ
リティチェック手段、 及び 前記シリアルデータ出力手段からのシリアルデータのレ
べル変化の発生を検出したとき同期信号を前記第２の時
計に出力し、レべル変化が発生した時期に第２の時計の
信号出力時期を合わせるエッジ検出手段と、 を有することを特徴とする。
信データの途中の予め定めた位置に偶奇２つのパリティ
ビットを隣接して付加するパリティ付加手段、 所定周期で信号を出力する第１の時計、及び 前記パリティビットを付加したデータを、前記第１の時
計からの信号に同期してビット毎に順次ＮＲＺ信号で出
力するシリアルデータ出力手段を有する送信機と、 所定周期で信号を出力する第２の時計、 前記シリアルデータ出力手段からのシリアルデータを、
前記第２の時計からの信号に同期してビット毎に入力す
るシリアルデータ入力手段、 前記シリアルデータ入力手段で入力したシリアルデータ
の途中の前記予め定めた位置の２つのパリティビットの
少なくとも何れか一方を用いて、２つのパリティビット
を除く前記シリアルデータのパリティチェックを行うパ
リティチェック手段、 及び 前記シリアルデータ出力手段からのシリアルデータのレ
べル変化の発生を検出したとき同期信号を前記第２の時
計に出力し、レべル変化が発生した時期に第２の時計の
信号出力時期を合わせるエッジ検出手段と、 を有することを特徴とする。
［実施例の説明］ 以下、この発明について一実施例を挙げ詳細に説明す
る。
る。
第１図はデータ伝送装置の送・受信機を示す回路図であ
る。
る。
送信機３５はイネーブル信号入力端子７から入力される
第２図（ａ）に示したイネーブル信号Ａに基づいて第２
図（ｄ）に示した時計信号Ｄを出力する同期Ｔの時計９
と、この時計９の発振回数を計数するカウンタ１１と、
前記時計９からの時計信号Ｄを周期信号としてデータ入
力端子１３から入力されたｎビットのパラレルデータＤ
１、Ｄ２…Ｄｎの先頭及び中間にスタートビットＳ及び
偶奇パリティビットＰ２、Ｐ１を付加して前記データ線
５に第２図（ｂ）に示したＮＲＺ（NonReturn to Zer
o）信号Ｂを出力するＰ／Ｓ変換器３７と、データの中
間に前記偶奇パリティビットを隣接して付加するパリテ
ィ付加回路３９とを有して構成されている。
第２図（ａ）に示したイネーブル信号Ａに基づいて第２
図（ｄ）に示した時計信号Ｄを出力する同期Ｔの時計９
と、この時計９の発振回数を計数するカウンタ１１と、
前記時計９からの時計信号Ｄを周期信号としてデータ入
力端子１３から入力されたｎビットのパラレルデータＤ
１、Ｄ２…Ｄｎの先頭及び中間にスタートビットＳ及び
偶奇パリティビットＰ２、Ｐ１を付加して前記データ線
５に第２図（ｂ）に示したＮＲＺ（NonReturn to Zer
o）信号Ｂを出力するＰ／Ｓ変換器３７と、データの中
間に前記偶奇パリティビットを隣接して付加するパリテ
ィ付加回路３９とを有して構成されている。
一方、受信機４１は前記同様イネーブル信号入力端子２
１からイネーブル信号Ａが入力されていることを条件と
して周期Ｔで所定の条件下で発振する時計２３と、前記
データ線５を介して入力されるデータ先頭のスタートビ
ットＳを検出し前記時計２３から第２図（ｅ）に示した
データ受信用の時計信号Ｅを出力させるスタートビット
検出回路２５と、前記時計２３から出力される時計信号
Ｅを計数するカウンタ４３とを有している。カウンタ４
３はデータビット数を計数するもので、偶奇パリティビ
ットをｎビットデータのビット数ｎ＋２の計数を行なっ
てのち、時計２３の発振を停止させる役目を為す。
１からイネーブル信号Ａが入力されていることを条件と
して周期Ｔで所定の条件下で発振する時計２３と、前記
データ線５を介して入力されるデータ先頭のスタートビ
ットＳを検出し前記時計２３から第２図（ｅ）に示した
データ受信用の時計信号Ｅを出力させるスタートビット
検出回路２５と、前記時計２３から出力される時計信号
Ｅを計数するカウンタ４３とを有している。カウンタ４
３はデータビット数を計数するもので、偶奇パリティビ
ットをｎビットデータのビット数ｎ＋２の計数を行なっ
てのち、時計２３の発振を停止させる役目を為す。
受信機４１はデータエッヂ検出回路４５を有している。
該回路４５はワンショットマルチバイブレータを有して
成り、データのＮＲＺ信号Ｂがローレべルからハイレべ
ルに、又は、ハイレべルからローレべルに変化する時期
を検出し、検出時期に同期して同期信号Ｃを出力する。
この同期信号Ｃは時計信号２３に出力され、該時計２３
をリセットする。従って、前記時計はイネーブル信号Ａ
が入力されていることとデータエッジ検出回路４５がデ
ータエッジを検出した際にリセットされることを条件と
してスットビットが入力されてから所定量のデータを入
力し終るまで同期Ｔで発振することになる。
該回路４５はワンショットマルチバイブレータを有して
成り、データのＮＲＺ信号Ｂがローレべルからハイレべ
ルに、又は、ハイレべルからローレべルに変化する時期
を検出し、検出時期に同期して同期信号Ｃを出力する。
この同期信号Ｃは時計信号２３に出力され、該時計２３
をリセットする。従って、前記時計はイネーブル信号Ａ
が入力されていることとデータエッジ検出回路４５がデ
ータエッジを検出した際にリセットされることを条件と
してスットビットが入力されてから所定量のデータを入
力し終るまで同期Ｔで発振することになる。
受信機４１はＳ／Ｐ変換器４７と、パリティチェック回
路４９とを有している。Ｓ／Ｐ変換器４７は、データ中
間に偶奇パリティビットＰ２、Ｐ１を付加されたｎビッ
トのデータを順次入力し、入力されたデータをパリティ
チェック回路４９に出力するものである。パリティチェ
ック回路４９はデータ中間に付加されているパリティビ
ットＰ２、Ｐ１を用いてデータのパリティチェックを行
ない、データをデータ出力端子３１に出力する。すなわ
ち、偶数パリティビットと奇数パリティビットとは相反
するものであるため、この偶奇パリティビットを隣接す
ると必ずレべル変化を生じる。そのため、例えば全デー
タビットがハイレべル、あるいはローレべルの場合でも
最低１度は時計がリセットされることになる。
路４９とを有している。Ｓ／Ｐ変換器４７は、データ中
間に偶奇パリティビットＰ２、Ｐ１を付加されたｎビッ
トのデータを順次入力し、入力されたデータをパリティ
チェック回路４９に出力するものである。パリティチェ
ック回路４９はデータ中間に付加されているパリティビ
ットＰ２、Ｐ１を用いてデータのパリティチェックを行
ない、データをデータ出力端子３１に出力する。すなわ
ち、偶数パリティビットと奇数パリティビットとは相反
するものであるため、この偶奇パリティビットを隣接す
ると必ずレべル変化を生じる。そのため、例えば全デー
タビットがハイレべル、あるいはローレべルの場合でも
最低１度は時計がリセットされることになる。
以上の構成の送信機３５及び受信機４１についてその作
用を説明すると次の通りである。
用を説明すると次の通りである。
送信機３５は入力端子１３からｎビットのデータをＰ／
Ｓ変換器３７に取り込み、パリティ付加回路で、その取
り込んだデータの中間に偶奇のパリティＰ２、Ｐ１を付
加する。Ｐ／Ｓ変換器４７はこれらデータの先頭にスタ
ートビットＳを付加し、スタートビットＳ及び偶奇パリ
ティビットＰ２、Ｐ１の付加されたｎビットのデータを
データ線５にＮＲＺ信号で送出する。この送出は第２図
（ｄ）に示した時計信号Ｄの立下りに同期して行なわれ
る。
Ｓ変換器３７に取り込み、パリティ付加回路で、その取
り込んだデータの中間に偶奇のパリティＰ２、Ｐ１を付
加する。Ｐ／Ｓ変換器４７はこれらデータの先頭にスタ
ートビットＳを付加し、スタートビットＳ及び偶奇パリ
ティビットＰ２、Ｐ１の付加されたｎビットのデータを
データ線５にＮＲＺ信号で送出する。この送出は第２図
（ｄ）に示した時計信号Ｄの立下りに同期して行なわれ
る。
一方、受信機４１はデータ線５から入力されるＮＲＺ信
号をスタートビット検出回路２５、データエッジ検出回
路４５、並びにＳ／Ｐ変換器４７に受けている。そこで
スタートビット検出回路２５は第２図（ｂ）に示したデ
ータ信号中の先頭のスタートビットＳを検出し、これに
同期して時計２３を発振させる。時計２３は予め設定さ
れた周期Ｔで発振する。カウンタ２７はこの周波を計数
する。
号をスタートビット検出回路２５、データエッジ検出回
路４５、並びにＳ／Ｐ変換器４７に受けている。そこで
スタートビット検出回路２５は第２図（ｂ）に示したデ
ータ信号中の先頭のスタートビットＳを検出し、これに
同期して時計２３を発振させる。時計２３は予め設定さ
れた周期Ｔで発振する。カウンタ２７はこの周波を計数
する。
前記データエッジ検出回路４５は入力されるＮＲＺ信号
のレべル変化時期を検出し、この時期を同期信号Ｃとし
て時計２３に出力する。時計２３はこの同期信号Ｃでリ
セットされる。よって、データの送受信は上記同期信号
Ｃに同期されて行なわれ、時計２３は第２図（ｅ）に示
したように送信機の時計９に対し受信機の時計２３がΔ
ｔ・ｎだけ遅れていたとしてもこの同期信号Ｃで補正さ
れることになる。なお、本実施例ではデータの中間に偶
奇パリティＰ２、Ｐ１を隣接して１ケ所挿入しているの
で入力データのレべル変化はデータの中間で必ず１回現
われるが、第２図（ｃ）に示したようにレべル変化は入
力データのレべル変化に応じてその他の時期にも現わ
れ、これらレべル変化に応じて同期信号Ｃが出力される
のでこの同期信号Ｃに基づいて時計２３はその都度リセ
ットされることになる。言い換えれば、時計２３の第２
図（Ｃ）に示したΔｔ・ｎの補正は最大値であり、実際
には時計２３はこれより小さい値の誤差で同期信号Ｃ毎
に補正されることになる。Ｓ／Ｐ変換器４７で受信され
たデータは、パリティチェック回路４９でパリティチェ
ックされデータ出力端子３１から出力されることにな
る。
のレべル変化時期を検出し、この時期を同期信号Ｃとし
て時計２３に出力する。時計２３はこの同期信号Ｃでリ
セットされる。よって、データの送受信は上記同期信号
Ｃに同期されて行なわれ、時計２３は第２図（ｅ）に示
したように送信機の時計９に対し受信機の時計２３がΔ
ｔ・ｎだけ遅れていたとしてもこの同期信号Ｃで補正さ
れることになる。なお、本実施例ではデータの中間に偶
奇パリティＰ２、Ｐ１を隣接して１ケ所挿入しているの
で入力データのレべル変化はデータの中間で必ず１回現
われるが、第２図（ｃ）に示したようにレべル変化は入
力データのレべル変化に応じてその他の時期にも現わ
れ、これらレべル変化に応じて同期信号Ｃが出力される
のでこの同期信号Ｃに基づいて時計２３はその都度リセ
ットされることになる。言い換えれば、時計２３の第２
図（Ｃ）に示したΔｔ・ｎの補正は最大値であり、実際
には時計２３はこれより小さい値の誤差で同期信号Ｃ毎
に補正されることになる。Ｓ／Ｐ変換器４７で受信され
たデータは、パリティチェック回路４９でパリティチェ
ックされデータ出力端子３１から出力されることにな
る。
以上の通り、本実施例では受信機４１においてｎビット
のデータＤ１、Ｄ２…Ｄｎの中間位置及び符号レべルの
変化位置で時計２３が補正されるので、時計２３が時計
９に対して所定量の誤差を有していたとしてもこれら誤
差は前記補正で取り除くことができコストアップを生じ
ずに簡単な回路構成で同期ずれすることのない調歩同期
方式のデータ伝送装置を形成することができるようにな
る。
のデータＤ１、Ｄ２…Ｄｎの中間位置及び符号レべルの
変化位置で時計２３が補正されるので、時計２３が時計
９に対して所定量の誤差を有していたとしてもこれら誤
差は前記補正で取り除くことができコストアップを生じ
ずに簡単な回路構成で同期ずれすることのない調歩同期
方式のデータ伝送装置を形成することができるようにな
る。
なお、上記実施例ではｎビットのデータの中間位置に偶
奇２つのパリティビットＰ２、Ｐ１を付加した例を示し
たが、これら偶奇パリティはデータの任意の位置に隣接
して設ければよく、又、複数個所に付加することができ
ることは勿論である。
奇２つのパリティビットＰ２、Ｐ１を付加した例を示し
たが、これら偶奇パリティはデータの任意の位置に隣接
して設ければよく、又、複数個所に付加することができ
ることは勿論である。
又、前記パリティチェック回路４９では偶奇両パリティ
をそれぞれチェックするが如くに説明したが、実際には
偶奇パリティビットＰ２、Ｐ１のうちいずれか一方のパ
リティビットをチェックすることで十分であることは勿
論である。
をそれぞれチェックするが如くに説明したが、実際には
偶奇パリティビットＰ２、Ｐ１のうちいずれか一方のパ
リティビットをチェックすることで十分であることは勿
論である。
［発明の効果］ 以上の通りこの発明は、送信機側で、送信データの途中
の予め定めた位置に偶奇２つのパリティビットを隣接し
て付加し、このデータをＮＲＺ信号でシリアルデータと
して受信機に出力する。又、受信機側で、２つのパリテ
ィビットの少なくとも何れか一方を用いて、２つのパリ
ティビットを除くシリアルデータのパリティチェックを
行うと共に、シリアルデータのレべル変化が発生した時
期に、シリアルデータをビット毎に入力するための第２
の時計の信号の出力時期を合わせるようにしたため、例
えば、送信データの全データビットがハイレべル又はロ
ーレべルの場合でも、最低１度は時計が合わされるの
で、データビット長に伴って蓄積する時計誤差を除去す
ることができ、複数ビットのデータを同期ずれすること
なく、確実に伝送させることができると共に、パリティ
チェックを行うためのパリティビットを、受信機の時計
の信号出力時期の補正のためにも用いているため、上記
効果を簡単な構成で実現することができるという効果を
も有している。
の予め定めた位置に偶奇２つのパリティビットを隣接し
て付加し、このデータをＮＲＺ信号でシリアルデータと
して受信機に出力する。又、受信機側で、２つのパリテ
ィビットの少なくとも何れか一方を用いて、２つのパリ
ティビットを除くシリアルデータのパリティチェックを
行うと共に、シリアルデータのレべル変化が発生した時
期に、シリアルデータをビット毎に入力するための第２
の時計の信号の出力時期を合わせるようにしたため、例
えば、送信データの全データビットがハイレべル又はロ
ーレべルの場合でも、最低１度は時計が合わされるの
で、データビット長に伴って蓄積する時計誤差を除去す
ることができ、複数ビットのデータを同期ずれすること
なく、確実に伝送させることができると共に、パリティ
チェックを行うためのパリティビットを、受信機の時計
の信号出力時期の補正のためにも用いているため、上記
効果を簡単な構成で実現することができるという効果を
も有している。
第１図はこの発明の一実施例を示す送信機及び受信機の
回路図、 第２図は送信機及び受信機の各部のタイムチャート、 第３図は従来のデータ伝送装置の一例を示す回路図であ
る。 ９……送信器の時計 ２３……受信機の時計 ３７……Ｐ／Ｓ変換器 ３９……パリティ付加回路 ４５……データエッジ検出回路 ４７……Ｓ／Ｐ変換器 ４９……パリティチェック回路
回路図、 第２図は送信機及び受信機の各部のタイムチャート、 第３図は従来のデータ伝送装置の一例を示す回路図であ
る。 ９……送信器の時計 ２３……受信機の時計 ３７……Ｐ／Ｓ変換器 ３９……パリティ付加回路 ４５……データエッジ検出回路 ４７……Ｓ／Ｐ変換器 ４９……パリティチェック回路
フロントページの続き (72)発明者 坂上 敦 神奈川県横浜市神奈川区宝町２番地 日産 自動車株式会社内 (56)参考文献 特開 昭57−33850（ＪＰ，Ａ) 特開 昭56−79540（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数ビットの送信データの途中の予め定め
た位置に偶奇２つのパリティビットを隣接して付加する
パリティ付加手段、 所定周期で信号を出力する第１の時計、及び 前記パリティビットを付加したデータを、前記第１の時
計からの信号に同期してビット毎に順次ＮＲＺ信号で出
力するシリアルデータ出力手段を有する送信機と、 所定周期で信号を出力する第２の時計、 前記シリアルデータ出力手段からのシリアルデータを、
前記第２の時計からの信号に同期してビット毎に入力す
るシリアルデータ入力手段、 前記シリアルデータ入力手段で入力したシリアルデータ
の途中の前記予め定めた位置の２つのパリティビットの
少なくとも何れか一方を用いて、２つのパリティビット
を除く前記シリアルデータのパリティチェックを行うパ
リティチェック手段、及び 前記シリアルデータ出力手段からのシリアルデータのレ
べル変化の発生を検出したとき同期信号を前記第２の時
計に出力し、レべル変化が発生した時期に第２の時計の
信号出力時期を合わせるエッジ検出手段と、 を有することを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116797A JPH0630488B2 (ja) | 1985-05-31 | 1985-05-31 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60116797A JPH0630488B2 (ja) | 1985-05-31 | 1985-05-31 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276439A JPS61276439A (ja) | 1986-12-06 |
| JPH0630488B2 true JPH0630488B2 (ja) | 1994-04-20 |
Family
ID=14695911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60116797A Expired - Lifetime JPH0630488B2 (ja) | 1985-05-31 | 1985-05-31 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630488B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4481329B2 (ja) * | 2007-12-19 | 2010-06-16 | ローランド株式会社 | 音声データ送受信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6048939B2 (ja) * | 1979-12-03 | 1985-10-30 | 松下電器産業株式会社 | デ−タ伝送方式 |
| JPS5733850A (en) * | 1980-08-07 | 1982-02-24 | Matsushita Electric Ind Co Ltd | Non-return-to-zero code receiving device |
-
1985
- 1985-05-31 JP JP60116797A patent/JPH0630488B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276439A (ja) | 1986-12-06 |
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