JPH06309270A - Ｄｐｒａｍに内蔵のインタラプト制御回路 - Google Patents
Ｄｐｒａｍに内蔵のインタラプト制御回路Info
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- JPH06309270A JPH06309270A JP5095896A JP9589693A JPH06309270A JP H06309270 A JPH06309270 A JP H06309270A JP 5095896 A JP5095896 A JP 5095896A JP 9589693 A JP9589693 A JP 9589693A JP H06309270 A JPH06309270 A JP H06309270A
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- signal
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Abstract
(57)【要約】
【目的】本発明は全ての記憶領域を使用することがで
き、且つ適正にインタラプトをかけることができるＤＰ
ＲＡＭに内蔵のインタラプト制御回路を提供することを
目的とする。 【構成】両側の入出力ポートを介してメモリ部にアクセ
スする２つの演算処理手段が直接対話を行うために必要
なインタラプト機能を有するインタラプト制御回路であ
って、ＤＰＲＡＭの一方の入出力ポートにアクセスする
演算処理手段から所定順序でアドレス信号Ａｄｄがデコ
ード手段５０に送出されてきた場合のみに、インタラプ
ト発生手段５１から、他方のＩ／Ｏポートにアクセスす
るＣＰＵにインタラプトが出力されるように構成する。
き、且つ適正にインタラプトをかけることができるＤＰ
ＲＡＭに内蔵のインタラプト制御回路を提供することを
目的とする。 【構成】両側の入出力ポートを介してメモリ部にアクセ
スする２つの演算処理手段が直接対話を行うために必要
なインタラプト機能を有するインタラプト制御回路であ
って、ＤＰＲＡＭの一方の入出力ポートにアクセスする
演算処理手段から所定順序でアドレス信号Ａｄｄがデコ
ード手段５０に送出されてきた場合のみに、インタラプ
ト発生手段５１から、他方のＩ／Ｏポートにアクセスす
るＣＰＵにインタラプトが出力されるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＤＰＲＡＭ(Dual Port R
andom Access Memory)に内蔵のインタラプト制御回路に
関する。
andom Access Memory)に内蔵のインタラプト制御回路に
関する。
【０００２】ＤＰＲＡＭには、その各Ｉ／Ｏポートを制
御することによって、ＤＰＲＡＭを介したＣＰＵ間での
直接対話を行うインタラプト機能が搭載されている。近
年、ＣＰＵはメモリ装置を用いて多機能に構成されるよ
うになっていることから、ＣＰＵとのアクセスに用いら
れるＤＰＲＡＭにおいては、より記憶容量が大きく且つ
インタラプト機能を利用しやすいものが要望されてい
る。
御することによって、ＤＰＲＡＭを介したＣＰＵ間での
直接対話を行うインタラプト機能が搭載されている。近
年、ＣＰＵはメモリ装置を用いて多機能に構成されるよ
うになっていることから、ＣＰＵとのアクセスに用いら
れるＤＰＲＡＭにおいては、より記憶容量が大きく且つ
インタラプト機能を利用しやすいものが要望されてい
る。
【０００３】
【従来の技術】図６に従来のＤＰＲＡＭに内蔵のインタ
ラプト制御回路を示し、その説明を行う。
ラプト制御回路を示し、その説明を行う。
【０００４】図６において、符号１，２はアドレスデコ
ーダ、３，４，５，６は３入力アンド回路、７，８はＳ
Ｒフリップフロップである。アドレスデコーダ１は、図
示せぬ左側ＣＰＵから出力され、図示せぬＩ／Ｏポート
を介して入力されてきた左アドレス信号ＡＬをデコード
して第１及び第２デコード信号Ｄ１，Ｄ２を出力する。
ーダ、３，４，５，６は３入力アンド回路、７，８はＳ
Ｒフリップフロップである。アドレスデコーダ１は、図
示せぬ左側ＣＰＵから出力され、図示せぬＩ／Ｏポート
を介して入力されてきた左アドレス信号ＡＬをデコード
して第１及び第２デコード信号Ｄ１，Ｄ２を出力する。
【０００５】アドレスデコーダ２は、図示せぬ右側ＣＰ
Ｕから出力され、Ｉ／Ｏポートを介して入力されてきた
右アドレス信号ＡＲをデコードして第３及び第４デコー
ド信号Ｄ３，Ｄ４を出力する。
Ｕから出力され、Ｉ／Ｏポートを介して入力されてきた
右アドレス信号ＡＲをデコードして第３及び第４デコー
ド信号Ｄ３，Ｄ４を出力する。
【０００６】但し、左側ＣＰＵはＤＰＲＡＭの左側のＩ
／Ｏポートに接続され、右側ＣＰＵは右側のＩ／Ｏポー
トに接続されているものとする。また、左側ＣＰＵは図
中、符号ＷＥＬで示す左ライトイネーブル信号、ＣＳＬ
で示す左チップセレクト信号、ＯＥＬで示す左アウトイ
ネーブル信号を出力する。右側ＣＰＵは、符号ＷＥＲで
示す右ライトイネーブル信号、ＣＳＲで示す右チップセ
レクト信号、ＯＥＲで示す右アウトイネーブル信号を出
力する。
／Ｏポートに接続され、右側ＣＰＵは右側のＩ／Ｏポー
トに接続されているものとする。また、左側ＣＰＵは図
中、符号ＷＥＬで示す左ライトイネーブル信号、ＣＳＬ
で示す左チップセレクト信号、ＯＥＬで示す左アウトイ
ネーブル信号を出力する。右側ＣＰＵは、符号ＷＥＲで
示す右ライトイネーブル信号、ＣＳＲで示す右チップセ
レクト信号、ＯＥＲで示す右アウトイネーブル信号を出
力する。
【０００７】アンド回路３には、第２デコード信号Ｄ
２、左ライトイネーブル信号ＷＥＬ、及び左チップセレ
クト信号ＣＳＬが入力され、それら信号の論理積結果が
データＤ５としてフリップフロップ７のセット端Ｓへ出
力される。
２、左ライトイネーブル信号ＷＥＬ、及び左チップセレ
クト信号ＣＳＬが入力され、それら信号の論理積結果が
データＤ５としてフリップフロップ７のセット端Ｓへ出
力される。
【０００８】アンド回路４には、第４デコード信号Ｄ
４、右ライトイネーブル信号ＷＥＲ、及び右チップセレ
クト信号ＣＳＲが入力され、それら信号の論理積結果が
データＤ６としてフリップフロップ８のセット端Ｓへ出
力される。
４、右ライトイネーブル信号ＷＥＲ、及び右チップセレ
クト信号ＣＳＲが入力され、それら信号の論理積結果が
データＤ６としてフリップフロップ８のセット端Ｓへ出
力される。
【０００９】アンド回路５には、第１デコード信号Ｄ
１、左チップセレクト信号ＣＳＬ、及び左アウトイネー
ブル信号ＯＥＬが入力され、それら信号の論理積結果が
データＤ７としてフリップフロップ８のリセット端Ｒへ
出力される。
１、左チップセレクト信号ＣＳＬ、及び左アウトイネー
ブル信号ＯＥＬが入力され、それら信号の論理積結果が
データＤ７としてフリップフロップ８のリセット端Ｒへ
出力される。
【００１０】アンド回路６には、第３デコード信号Ｄ
３、右ライトイネーブル信号ＷＥＲ、右チップセレクト
信号ＣＳＲ、及び右アウトイネーブル信号ＯＥＲが入力
され、それら信号の論理積結果がデータＤ８としてフリ
ップフロップ７のリセット端Ｒへ出力される。
３、右ライトイネーブル信号ＷＥＲ、右チップセレクト
信号ＣＳＲ、及び右アウトイネーブル信号ＯＥＲが入力
され、それら信号の論理積結果がデータＤ８としてフリ
ップフロップ７のリセット端Ｒへ出力される。
【００１１】フリップフロップ７のデータ出力端Ｑから
は、セット端Ｓ及びリセット端Ｒに供給されるデータに
応じたレベルの右インタラプト信号ＩＮＴＲが出力さ
れ、右ＣＰＵへ供給される。
は、セット端Ｓ及びリセット端Ｒに供給されるデータに
応じたレベルの右インタラプト信号ＩＮＴＲが出力さ
れ、右ＣＰＵへ供給される。
【００１２】フリップフロップ８のデータ出力端Ｑから
は、セット端Ｓ及びリセット端Ｒに供給されるデータに
応じたレベルの左インタラプト信号ＩＮＴＬが出力さ
れ、左ＣＰＵへ供給される。
は、セット端Ｓ及びリセット端Ｒに供給されるデータに
応じたレベルの左インタラプト信号ＩＮＴＬが出力さ
れ、左ＣＰＵへ供給される。
【００１３】このような構成において、例えば右側ＣＰ
Ｕへ割り込みをかける右インタラプト信号ＩＮＴＲを出
力する場合、インタラプトをかけるために定められてい
るアドレス信号ＡＬを、左側ＣＰＵから出力する。
Ｕへ割り込みをかける右インタラプト信号ＩＮＴＲを出
力する場合、インタラプトをかけるために定められてい
るアドレス信号ＡＬを、左側ＣＰＵから出力する。
【００１４】この時、「Ｈ」レベルの信号ＷＥＬ，ＣＳ
Ｌ，ＯＥＬも出力する。これによって、アドレスデコー
ダ１から出力される第１及び第２デコード信号Ｄ１，Ｄ
２が「Ｈ」レベルとなり、アンド回路３の出力データ５
が「Ｈ」レベルとなるので、フリップフロップ７がセッ
ト状態となり、その出力端Ｑから「Ｈ」レベルの右イン
タラプト信号ＩＮＴＲが出力される。
Ｌ，ＯＥＬも出力する。これによって、アドレスデコー
ダ１から出力される第１及び第２デコード信号Ｄ１，Ｄ
２が「Ｈ」レベルとなり、アンド回路３の出力データ５
が「Ｈ」レベルとなるので、フリップフロップ７がセッ
ト状態となり、その出力端Ｑから「Ｈ」レベルの右イン
タラプト信号ＩＮＴＲが出力される。
【００１５】この際、他方のフリップフロップ８のリセ
ット端Ｒには「Ｈ」レベルのデータＤ７が供給されてい
るので、左インタラプト信号ＩＮＴＬは「Ｌ」レベルの
ままである。
ット端Ｒには「Ｈ」レベルのデータＤ７が供給されてい
るので、左インタラプト信号ＩＮＴＬは「Ｌ」レベルの
ままである。
【００１６】以上の動作によって右側ＣＰＵに割り込み
がかかる。また、インタラプト信号ＩＮＴＲ発生中に、
同一番地の右アドレス信号ＡＲがデコーダ２に入力され
ると、インタラプト信号ＩＮＴＲが解除される。
がかかる。また、インタラプト信号ＩＮＴＲ発生中に、
同一番地の右アドレス信号ＡＲがデコーダ２に入力され
ると、インタラプト信号ＩＮＴＲが解除される。
【００１７】左側ＣＰＵへのインタラプト発生／解除動
作も左右が逆となるだけで同様に行われる。
作も左右が逆となるだけで同様に行われる。
【００１８】
【発明が解決しようとする課題】ところで、上述したイ
ンタラプト制御回路においては、ＤＰＲＡＭのアドレス
の一部がインタラプトをかけるために使用されている
が、例えば全てのアドレスの記憶領域の内容を書き換え
る動作を行ったとすると、そのインタラプトをかけるた
めのアドレスをも指定することになるので、意図しない
インタラプト信号がＣＰＵへ出力されるといった問題が
ある。
ンタラプト制御回路においては、ＤＰＲＡＭのアドレス
の一部がインタラプトをかけるために使用されている
が、例えば全てのアドレスの記憶領域の内容を書き換え
る動作を行ったとすると、そのインタラプトをかけるた
めのアドレスをも指定することになるので、意図しない
インタラプト信号がＣＰＵへ出力されるといった問題が
ある。
【００１９】また、このような問題が生じないようにす
るためにインタラプトをかけるアドレスをインタラプト
専用で使用するようにした場合、そのアドレスの記憶領
域が使用できなくなり、その分ＤＰＲＡＭの記憶容量が
減少するといった問題がある。
るためにインタラプトをかけるアドレスをインタラプト
専用で使用するようにした場合、そのアドレスの記憶領
域が使用できなくなり、その分ＤＰＲＡＭの記憶容量が
減少するといった問題がある。
【００２０】本発明は、このような点に鑑みてなされた
ものであり、全ての記憶領域を使用することができ、且
つ適正にインタラプトをかけることができるＤＰＲＡＭ
に内蔵のインタラプト制御回路を提供することを目的と
している。
ものであり、全ての記憶領域を使用することができ、且
つ適正にインタラプトをかけることができるＤＰＲＡＭ
に内蔵のインタラプト制御回路を提供することを目的と
している。
【００２１】
【課題を解決するための手段】図１に本発明の原理図を
示す。この図１に示すＤＰＲＡＭに内蔵のインタラプト
制御回路は、両側の入出力ポートを介してメモリ部にア
クセスする２つの演算処理手段が直接対話を行うために
必要なインタラプト機能を有するものである。
示す。この図１に示すＤＰＲＡＭに内蔵のインタラプト
制御回路は、両側の入出力ポートを介してメモリ部にア
クセスする２つの演算処理手段が直接対話を行うために
必要なインタラプト機能を有するものである。
【００２２】図中、５０はデコード手段であり、演算処
理手段から送出されてくるアドレス信号Ａｄｄをデコー
ドするものである。５１はインタラプト発生手段であ
り、デコード手段５０から出力されるデコード信号Ｄ
１，Ｄ２，…，Ｄｎが、演算処理手段から所定順序で送
出されてくるアドレス信号Ａｄｄをデコードした際の順
序で入力された場合にインタラプト信号ＩＮＴを発生す
るものである。
理手段から送出されてくるアドレス信号Ａｄｄをデコー
ドするものである。５１はインタラプト発生手段であ
り、デコード手段５０から出力されるデコード信号Ｄ
１，Ｄ２，…，Ｄｎが、演算処理手段から所定順序で送
出されてくるアドレス信号Ａｄｄをデコードした際の順
序で入力された場合にインタラプト信号ＩＮＴを発生す
るものである。
【００２３】５２はリセット手段であり、演算処理手段
からのアドレス信号Ａｄｄが所定順序以外で送出されて
きた場合にデコード手段５０から出力されるリセット信
号Ｒが入力された場合、及び他方の演算処理手段からの
インタラプト解除信号ＩＲが入力された場合の何れかの
場合に、インタラプト発生手段５１にリセットをかける
ものである。
からのアドレス信号Ａｄｄが所定順序以外で送出されて
きた場合にデコード手段５０から出力されるリセット信
号Ｒが入力された場合、及び他方の演算処理手段からの
インタラプト解除信号ＩＲが入力された場合の何れかの
場合に、インタラプト発生手段５１にリセットをかける
ものである。
【００２４】
【作用】上述した本発明によれば、ＤＰＲＡＭの一方の
Ｉ／Ｏポート（入出力ポート）にアクセスするＣＰＵ
（演算処理手段）から所定順序でアドレス信号Ａｄｄが
デコード手段５０に送出されてきた場合のみに、他方の
Ｉ／ＯポートにアクセスするＣＰＵにインタラプトがか
かるようになっている。
Ｉ／Ｏポート（入出力ポート）にアクセスするＣＰＵ
（演算処理手段）から所定順序でアドレス信号Ａｄｄが
デコード手段５０に送出されてきた場合のみに、他方の
Ｉ／ＯポートにアクセスするＣＰＵにインタラプトがか
かるようになっている。
【００２５】従って、従来のようにＣＰＵがＤＰＲＡＭ
のメモリ部にアクセスする目的でアドレス信号を送出し
た場合に、そのアドレス信号がインタラプトをかけるた
めのアドレス信号と同一のものだったために、誤ってイ
ンタラプトがかかるといったことを解消できる。
のメモリ部にアクセスする目的でアドレス信号を送出し
た場合に、そのアドレス信号がインタラプトをかけるた
めのアドレス信号と同一のものだったために、誤ってイ
ンタラプトがかかるといったことを解消できる。
【００２６】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２は本発明の第１実施例によるＤＰＲＡ
Ｍに内蔵のインタラプト制御回路のブロック構成図であ
る。
て説明する。図２は本発明の第１実施例によるＤＰＲＡ
Ｍに内蔵のインタラプト制御回路のブロック構成図であ
る。
【００２７】図２において、１０はアドレスデコーダで
あり、図示せぬＣＰＵから出力され、図示せぬＩ／Ｏポ
ートを介して入力されるアドレス信号Ａｄ１、チップセ
レクト信号ＣＳ１、ライトイネーブル信号ＷＥ１、及び
アウトイネーブル信号ＯＥ１をデコードして、第１〜第
３デコード信号Ｄａ１，Ｄａ２，Ｄａ３、及びリセット
信号ＲＳを出力する。
あり、図示せぬＣＰＵから出力され、図示せぬＩ／Ｏポ
ートを介して入力されるアドレス信号Ａｄ１、チップセ
レクト信号ＣＳ１、ライトイネーブル信号ＷＥ１、及び
アウトイネーブル信号ＯＥ１をデコードして、第１〜第
３デコード信号Ｄａ１，Ｄａ２，Ｄａ３、及びリセット
信号ＲＳを出力する。
【００２８】アドレス信号Ａｄ１は、この例では、所定
順序で各々異なる３種類の番地を示すものが入力される
ものとする。１１はシーケンシャルレジスタであり、３
種類の番地のアドレス信号Ａｄ１がデコーダ１０に所定
順序で入力され、その際得られるデコード信号Ｄａ１〜
Ｄａ３が所定順で入力されてきた場合にインタラプト信
号ＩＮＴ１を出力するものである。
順序で各々異なる３種類の番地を示すものが入力される
ものとする。１１はシーケンシャルレジスタであり、３
種類の番地のアドレス信号Ａｄ１がデコーダ１０に所定
順序で入力され、その際得られるデコード信号Ｄａ１〜
Ｄａ３が所定順で入力されてきた場合にインタラプト信
号ＩＮＴ１を出力するものである。
【００２９】シーケンシャルレジスタ１１において、１
２，１３，１４は２入力アンド回路、１５は２入力オア
回路、１６，１７，１８はＳＲフリップフロップであ
る。オア回路１５の一端にはインタラプト解除信号ＩＲ
が入力されるようになっている。インタラプト解除信号
ＩＲは、電源立ち上げ時に供給されるパルス信号であ
り、対向するＩ／Ｏポートを介して入力されてくるもの
である。
２，１３，１４は２入力アンド回路、１５は２入力オア
回路、１６，１７，１８はＳＲフリップフロップであ
る。オア回路１５の一端にはインタラプト解除信号ＩＲ
が入力されるようになっている。インタラプト解除信号
ＩＲは、電源立ち上げ時に供給されるパルス信号であ
り、対向するＩ／Ｏポートを介して入力されてくるもの
である。
【００３０】つまり、電源立ち上げ時にインタラプト解
除信号ＩＲが供給されると、オア回路１５の出力データ
１０が短時間「Ｈ」レベルとなる。それが各フリップフ
ロップ１６〜１８のリセット端Ｒに供給されるので、各
フリップフロップ１６〜１８はリセット状態となる。
除信号ＩＲが供給されると、オア回路１５の出力データ
１０が短時間「Ｈ」レベルとなる。それが各フリップフ
ロップ１６〜１８のリセット端Ｒに供給されるので、各
フリップフロップ１６〜１８はリセット状態となる。
【００３１】この後、インタラプトをかけるための３種
類の番地のアドレス信号Ａｄ１が定められた順番にデコ
ーダ１０に入力されたとすると、最初に第１デコード信
号Ｄａ１が「Ｈ」レベルとなる。
類の番地のアドレス信号Ａｄ１が定められた順番にデコ
ーダ１０に入力されたとすると、最初に第１デコード信
号Ｄａ１が「Ｈ」レベルとなる。
【００３２】「Ｈ」レベルの信号１がフリップフロップ
１６のセット端Ｓに供給されると、セット状態となり出
力端Ｑの出力データ４が「Ｈ」レベルとなる。その後、
第２デコード信号Ｄ２が「Ｈ」レベルとなるので、アン
ド回路１２の出力データＤａ５が「Ｈ」レベルとなる。
これによりフリップフロップ１７がセット状態となり、
その出力データＤａ６が「Ｈ」レベルとなる。
１６のセット端Ｓに供給されると、セット状態となり出
力端Ｑの出力データ４が「Ｈ」レベルとなる。その後、
第２デコード信号Ｄ２が「Ｈ」レベルとなるので、アン
ド回路１２の出力データＤａ５が「Ｈ」レベルとなる。
これによりフリップフロップ１７がセット状態となり、
その出力データＤａ６が「Ｈ」レベルとなる。
【００３３】更に、その後、第３デコード信号Ｄａ３が
「Ｈ」レベルとなるので、アンド回路１３の出力データ
Ｄａ７が「Ｈ」レベルとなる。これによりフリップフロ
ップ１８がセット状態となり、その出力端Ｑから出力さ
れるインタラプト信号ＩＮＴが「Ｈ」レベルとなる。
「Ｈ」レベルとなるので、アンド回路１３の出力データ
Ｄａ７が「Ｈ」レベルとなる。これによりフリップフロ
ップ１８がセット状態となり、その出力端Ｑから出力さ
れるインタラプト信号ＩＮＴが「Ｈ」レベルとなる。
【００３４】この「Ｈ」レベルのインタラプト信号ＩＮ
Ｔ１がＩ／Ｏポートを介して図示せぬ他方のＣＰＵに入
力されることによってインタラプトがかかる。一方、初
期状態以後、３種類のアドレス信号Ａｄｄが所定順序以
外の順序でデコーダ１０に入力されたとする。
Ｔ１がＩ／Ｏポートを介して図示せぬ他方のＣＰＵに入
力されることによってインタラプトがかかる。一方、初
期状態以後、３種類のアドレス信号Ａｄｄが所定順序以
外の順序でデコーダ１０に入力されたとする。
【００３５】この場合、デコーダ１０から出力されるリ
セット信号ＲＳが「Ｈ」レベルとなり、一端に「Ｈ」レ
ベルの供給されたアンド回路１４の他端に供給される。
これによってアンド回路１４の出力データＤａ９が
「Ｈ」レベルとなりオア回路１５を介して各フリップフ
ロップ１６〜１８のリセット端Ｒに供給され、各フリッ
プフロップ１６〜１８がリセット状態となる。
セット信号ＲＳが「Ｈ」レベルとなり、一端に「Ｈ」レ
ベルの供給されたアンド回路１４の他端に供給される。
これによってアンド回路１４の出力データＤａ９が
「Ｈ」レベルとなりオア回路１５を介して各フリップフ
ロップ１６〜１８のリセット端Ｒに供給され、各フリッ
プフロップ１６〜１８がリセット状態となる。
【００３６】このような場合、インタラプト信号ＩＮＴ
１は「Ｈ」レベルとならず、インタラプトがかからな
い。以上説明した第１実施例のインタラプト制御回路に
よれば、図６を参照説明した従来例のように、全てのア
ドレスの記憶領域の内容を書き換える動作を行ったとし
ても、その場合のアドレス指定順序を、インタラプトを
かける際の順序と異ならせておけば、従来のように、イ
ンタラプト以外のアクセス時にインタラプトがかかると
いったことがなくなる。
１は「Ｈ」レベルとならず、インタラプトがかからな
い。以上説明した第１実施例のインタラプト制御回路に
よれば、図６を参照説明した従来例のように、全てのア
ドレスの記憶領域の内容を書き換える動作を行ったとし
ても、その場合のアドレス指定順序を、インタラプトを
かける際の順序と異ならせておけば、従来のように、イ
ンタラプト以外のアクセス時にインタラプトがかかると
いったことがなくなる。
【００３７】このことから、あるアドレスをインタラプ
ト専用としなくてもよいので、ＤＰＲＡＭの全ての記憶
領域を使用することができる。次に、第２実施例による
ＤＰＲＡＭに内蔵のインタラプト制御回路を図３を参照
して説明する。
ト専用としなくてもよいので、ＤＰＲＡＭの全ての記憶
領域を使用することができる。次に、第２実施例による
ＤＰＲＡＭに内蔵のインタラプト制御回路を図３を参照
して説明する。
【００３８】図３において、２０はアドレスデコーダ、
２１はメモリコア、２２はパワーオンリセット回路、２
３はプログラムモードレジスタ、２４はアドレス比較回
路、２５，２６は２入力アンド回路、２７はインバー
タ、２８はＳＲフリップフロップである。
２１はメモリコア、２２はパワーオンリセット回路、２
３はプログラムモードレジスタ、２４はアドレス比較回
路、２５，２６は２入力アンド回路、２７はインバー
タ、２８はＳＲフリップフロップである。
【００３９】アドレスデコーダ２０は、ＣＰＵから出力
され、Ｉ／Ｏポートを介して入力されるアドレス信号Ａ
ｄ２、チップセレクト信号ＣＳ２、ライトイネーブル信
号ＷＥ２、及びアウトイネーブル信号ＯＥ２をデコード
し、アドレス信号Ａｄ２によってメモリコア２１の記憶
領域が指定される際に、「Ｈ」レベルのデコード信号Ｄ
ｂ１を出力する。
され、Ｉ／Ｏポートを介して入力されるアドレス信号Ａ
ｄ２、チップセレクト信号ＣＳ２、ライトイネーブル信
号ＷＥ２、及びアウトイネーブル信号ＯＥ２をデコード
し、アドレス信号Ａｄ２によってメモリコア２１の記憶
領域が指定される際に、「Ｈ」レベルのデコード信号Ｄ
ｂ１を出力する。
【００４０】パワーオンリセット回路２２は、装置をパ
ワーオンリセット（以下リセットという）した際に、一
時的に出力データＤｂ２を「Ｈ」レベルとする。通常状
態では、フリップフロップ２８の出力データＤｂ３は
「Ｌ」レベルとなっており、その「Ｈ」レベルがアンド
回路２６の一端に供給され、また、インバータ２７で反
転されて「Ｌ」レベルとなり、アンド回路２５の一端に
供給されている。
ワーオンリセット（以下リセットという）した際に、一
時的に出力データＤｂ２を「Ｈ」レベルとする。通常状
態では、フリップフロップ２８の出力データＤｂ３は
「Ｌ」レベルとなっており、その「Ｈ」レベルがアンド
回路２６の一端に供給され、また、インバータ２７で反
転されて「Ｌ」レベルとなり、アンド回路２５の一端に
供給されている。
【００４１】このようなレベル状態にあっては、デコー
ド信号Ｄｂ１が「Ｈ」レベルであればアンド回路２５の
出力データＤｂ５が「Ｈ」レベルとなってメモリコア２
１のイネーブル端ＥＮに供給されるので、メモリコア２
１がイネーブル状態、即ちデータ書込み／読出し状態と
なって、アドレス信号Ａｄ２で指定された記憶領域にデ
ータが書き込まれたり、読み出されたりする。
ド信号Ｄｂ１が「Ｈ」レベルであればアンド回路２５の
出力データＤｂ５が「Ｈ」レベルとなってメモリコア２
１のイネーブル端ＥＮに供給されるので、メモリコア２
１がイネーブル状態、即ちデータ書込み／読出し状態と
なって、アドレス信号Ａｄ２で指定された記憶領域にデ
ータが書き込まれたり、読み出されたりする。
【００４２】この際、アンド回路２６の出力データＤｂ
６は「Ｌ」レベルである。ところで、パワーオンリセッ
ト回路２２によってデータＤｂ２が一時的に「Ｈ」レベ
ルとされると、フリップフロップ２８がセット状態とな
り、その出力データＤｂ３が「Ｈ」レベルとなる。
６は「Ｌ」レベルである。ところで、パワーオンリセッ
ト回路２２によってデータＤｂ２が一時的に「Ｈ」レベ
ルとされると、フリップフロップ２８がセット状態とな
り、その出力データＤｂ３が「Ｈ」レベルとなる。
【００４３】この時、デコード信号Ｄｂ１が「Ｈ」レベ
ルであれば、アンド回路２６の出力データＤｂ６が
「Ｈ」レベルとなって、レジスタ２３がデータ保持状態
となるので、レジスタ２３に供給されているアドレス信
号Ａｄ２が保持され、アドレス比較回路２４の一端へ出
力される。
ルであれば、アンド回路２６の出力データＤｂ６が
「Ｈ」レベルとなって、レジスタ２３がデータ保持状態
となるので、レジスタ２３に供給されているアドレス信
号Ａｄ２が保持され、アドレス比較回路２４の一端へ出
力される。
【００４４】この際、インバータ２７の出力データＤｂ
４は「Ｌ」レベルとなるので、アンド回路２５の出力デ
ータＤｂ５も「Ｌ」レベルとなり、メモリコア２１への
アクセスは不可能となる。
４は「Ｌ」レベルとなるので、アンド回路２５の出力デ
ータＤｂ５も「Ｌ」レベルとなり、メモリコア２１への
アクセスは不可能となる。
【００４５】また、「Ｈ」レベルの出力データＤｂ６は
フリップフロップ２８のリセット端Ｒにも供給されるの
で、フリップフロップ２８は再びリセット状態となり、
出力データＤｂ３が「Ｌ」レベルとなる。
フリップフロップ２８のリセット端Ｒにも供給されるの
で、フリップフロップ２８は再びリセット状態となり、
出力データＤｂ３が「Ｌ」レベルとなる。
【００４６】これによって、前述したようにメモリコア
２１へのデータアクセスが可能となり、レジスタ２３へ
のデータ保持は不可能な状態となる。その後、レジスタ
２３に保持されたと同番地のアドレス信号Ａｄ２が供給
されると、アドレス比較回路２４の比較結果が一致する
ので、インタラプト信号ＩＮＴ２が出力されることにな
る。
２１へのデータアクセスが可能となり、レジスタ２３へ
のデータ保持は不可能な状態となる。その後、レジスタ
２３に保持されたと同番地のアドレス信号Ａｄ２が供給
されると、アドレス比較回路２４の比較結果が一致する
ので、インタラプト信号ＩＮＴ２が出力されることにな
る。
【００４７】この際、メモリコア２１がイネーブル状態
となって、その番地の記憶領域にアクセスが可能とな
る。一方、レジスタ２３に保持以外のアドレス信号Ａｄ
２が供給された場合は、アドレス比較回路２４の比較結
果は不一致となるので、インタラプト信号ＩＮＴ２は出
力されず、メモリコア２１へのアクセスのみが行われ
る。
となって、その番地の記憶領域にアクセスが可能とな
る。一方、レジスタ２３に保持以外のアドレス信号Ａｄ
２が供給された場合は、アドレス比較回路２４の比較結
果は不一致となるので、インタラプト信号ＩＮＴ２は出
力されず、メモリコア２１へのアクセスのみが行われ
る。
【００４８】以上説明した第２実施例によれば、パワー
オンリセット後に任意のインタラプト制御アドレスを決
定できるので、使用するメモリ容量に合ったメモリマッ
ピング、例えば伝文長の最終バイトをインタラプト制御
アドレスにするなどのメモリマッピングが可能であり、
メモリ空間の有効利用ができる。
オンリセット後に任意のインタラプト制御アドレスを決
定できるので、使用するメモリ容量に合ったメモリマッ
ピング、例えば伝文長の最終バイトをインタラプト制御
アドレスにするなどのメモリマッピングが可能であり、
メモリ空間の有効利用ができる。
【００４９】次に、第３実施例によるＤＰＲＡＭに内蔵
のインタラプト制御回路を図４を参照して説明する。図
４において、３０，３１はアドレスラッチ回路、３２は
アドレス比較回路、３３は２入力アンド回路、３４はイ
ンバータである。
のインタラプト制御回路を図４を参照して説明する。図
４において、３０，３１はアドレスラッチ回路、３２は
アドレス比較回路、３３は２入力アンド回路、３４はイ
ンバータである。
【００５０】各アドレスラッチ回路３０，３１は、ＣＰ
Ｕから出力され、Ｉ／Ｏポートを介して入力されるアド
レス信号Ａｄ３を保持し、アドレス比較回路３２へ出力
する。
Ｕから出力され、Ｉ／Ｏポートを介して入力されるアド
レス信号Ａｄ３を保持し、アドレス比較回路３２へ出力
する。
【００５１】アドレス比較回路３２は、双方のアドレス
信号Ａｄ３′，Ａｄ３″を比較し、一致時にインタラプ
ト信号ＩＮＴ３を出力する。また、先の保持及び比較
は、アンド回路３３に供給されるチップセレクト信号Ｃ
Ｓ３及びライトイネーブル信号ＷＥ３の論理積結果であ
るデータＤｃ１と、このデータＤｃ１をインバータ３４
で反転したデータＤｃ２によって行われる。
信号Ａｄ３′，Ａｄ３″を比較し、一致時にインタラプ
ト信号ＩＮＴ３を出力する。また、先の保持及び比較
は、アンド回路３３に供給されるチップセレクト信号Ｃ
Ｓ３及びライトイネーブル信号ＷＥ３の論理積結果であ
るデータＤｃ１と、このデータＤｃ１をインバータ３４
で反転したデータＤｃ２によって行われる。
【００５２】このような構成の動作を図５のタイミング
チャートを参照して説明する。図５に示すように例えば
アドレス信号Ａｄ３がＣＰＵから所定周期で「ＦＦ
１」、「ＦＦ２」、「ＦＦ２」と出力されたとする。
チャートを参照して説明する。図５に示すように例えば
アドレス信号Ａｄ３がＣＰＵから所定周期で「ＦＦ
１」、「ＦＦ２」、「ＦＦ２」と出力されたとする。
【００５３】そして、時刻ｔ１において、チップセレク
ト信号ＣＳ３及びライトイネーブル信号ＷＥ３を「Ｈ」
レベルとすると、図５に示すアンド回路３３の出力デー
タＤｃ１が立ち上がり、この時供給されているアドレス
信号Ａｄ３の「ＦＦ１」がそのデータＤｃ１の立ち上が
りエッジでアドレスラッチ回路３１に保持される。
ト信号ＣＳ３及びライトイネーブル信号ＷＥ３を「Ｈ」
レベルとすると、図５に示すアンド回路３３の出力デー
タＤｃ１が立ち上がり、この時供給されているアドレス
信号Ａｄ３の「ＦＦ１」がそのデータＤｃ１の立ち上が
りエッジでアドレスラッチ回路３１に保持される。
【００５４】これによって、「ＦＦ１」のデータＡｄ
３′がアドレス比較回路３２へ出力される。時刻ｔ２に
おいて、例えばライトイネーブル信号ＷＥ３が「Ｌ」レ
ベルとなったとすると、データＤｃ１が立ち下がり、イ
ンバータ３４の出力データＤｃ２が立ち上がる。そし
て、データＤｃ２の立ち上がりエッジでアドレス信号Ａ
ｄ３の「ＦＦ１」がアドレスラッチ回路３０に保持さ
れ、その「ＦＦ１」のデータＡｄ３′としてアドレス比
較回路３２へ出力される。
３′がアドレス比較回路３２へ出力される。時刻ｔ２に
おいて、例えばライトイネーブル信号ＷＥ３が「Ｌ」レ
ベルとなったとすると、データＤｃ１が立ち下がり、イ
ンバータ３４の出力データＤｃ２が立ち上がる。そし
て、データＤｃ２の立ち上がりエッジでアドレス信号Ａ
ｄ３の「ＦＦ１」がアドレスラッチ回路３０に保持さ
れ、その「ＦＦ１」のデータＡｄ３′としてアドレス比
較回路３２へ出力される。
【００５５】同様に時刻ｔ３〜ｔ４間、ｔ５〜ｔ６間に
おいても、データＤｃ１及びＤｃ２が立ち上がり或いは
立ち下がることによって、各アドレスラッチ回路３０，
３１にアドレス信号Ａｄ３の「ＦＦ２」が保持される。
おいても、データＤｃ１及びＤｃ２が立ち上がり或いは
立ち下がることによって、各アドレスラッチ回路３０，
３１にアドレス信号Ａｄ３の「ＦＦ２」が保持される。
【００５６】また、アドレス比較回路３２はデータＤｃ
１が「Ｈ」レベルの際に各データＡｄ３′，Ａｄ３″を
比較する。図５から分かるように、同一のアドレス信号
Ａｄ３が連続して供給された際に、アドレス比較回路３
２の比較結果が一致するようになっており、この時
「Ｈ」レベルのインタラプト信号ＩＮＴ３が出力される
ようになっている。
１が「Ｈ」レベルの際に各データＡｄ３′，Ａｄ３″を
比較する。図５から分かるように、同一のアドレス信号
Ａｄ３が連続して供給された際に、アドレス比較回路３
２の比較結果が一致するようになっており、この時
「Ｈ」レベルのインタラプト信号ＩＮＴ３が出力される
ようになっている。
【００５７】従って、インタラプトをかける際には同一
アドレス信号Ａｄ３を２回連続して供給すればよいの
で、インタラプト制御アドレスを必要とせず、メモリ容
量をフルに使用してインタラプト制御を可能とすること
ができる。
アドレス信号Ａｄ３を２回連続して供給すればよいの
で、インタラプト制御アドレスを必要とせず、メモリ容
量をフルに使用してインタラプト制御を可能とすること
ができる。
【００５８】
【発明の効果】以上説明したように、本発明のＤＰＲＡ
Ｍ搭載のインタラプト制御回路によれば、ＤＰＲＡＭの
全ての記憶領域を使用することができ、且つＣＰＵに適
正にインタラプトをかけることができる効果がある。
Ｍ搭載のインタラプト制御回路によれば、ＤＰＲＡＭの
全ての記憶領域を使用することができ、且つＣＰＵに適
正にインタラプトをかけることができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施例によるＤＰＲＡＭに内蔵の
インタラプト制御回路のブロック構成図である。
インタラプト制御回路のブロック構成図である。
【図３】本発明の第２実施例によるＤＰＲＡＭに内蔵の
インタラプト制御回路のブロック構成図である。
インタラプト制御回路のブロック構成図である。
【図４】本発明の第３実施例によるＤＰＲＡＭに内蔵の
インタラプト制御回路のブロック構成図である。
インタラプト制御回路のブロック構成図である。
【図５】図４の動作を説明するためのタイミングチャー
トである。
トである。
【図６】従来例によるＤＰＲＡＭに内蔵のインタラプト
制御回路のブロック構成図である。
制御回路のブロック構成図である。
５０ デコード手段 ５１ インタラプト発生手段 ５３ リセット手段 Ａｄｄ アドレス信号 Ｄ１〜Ｄｎ デコード信号 Ｒ リセット信号 ＩＲ インタラプト解除信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401
Claims (3)
- 【請求項１】 両側の入出力ポートを介してメモリ部に
アクセスする２つの演算処理手段が直接対話を行うため
に必要なインタラプト機能を有するＤＰＲＡＭに内蔵の
インタラプト制御回路において、 前記演算処理手段から送出されてくるアドレス信号(Ad
d) をデコードするデコード手段(50)と、 該デコード手段(50)から出力されるデコード信号(D1,D
2, …,Dn)が、該演算処理手段から所定順序で送出され
てくるアドレス信号(Add) をデコードした際の順序で入
力された場合にインタラプト信号(INT) を発生するイン
タラプト発生手段(51)と、 該演算処理手段からのアドレス信号(Add) が該所定順序
以外で送出されてきた場合に該デコード手段(50)から出
力されるリセット信号(R) が入力された場合、及び他方
の演算処理手段からのインタラプト解除信号(IR)が入力
された場合の何れかの場合に、該インタラプト発生手段
(51)にリセットをかけるリセット手段(52)とを具備して
構成されたことを特徴とするＤＰＲＡＭに内蔵のインタ
ラプト制御回路。 - 【請求項２】 両側の入出力ポートを介してメモリ部に
アクセスする２つの演算処理手段が直接対話を行うため
に必要なインタラプト機能を有するＤＰＲＡＭに内蔵の
インタラプト制御回路において、 前記演算処理手段から送出されてくるアドレス信号(Ad
2) をデコードするデコード手段(20)と、 該アドレス信号(AD2) を保持する保持手段(23)と、 電源リセット時にのみ該保持手段(23)への該アドレス信
号(AD2) の保持動作を行わせ、メモリ部(21)へのアクセ
スを不可能とする制御手段(54)と、 該保持手段(23)に保持されたアドレス信号と該演算処理
手段から送出されてくるアドレス信号とを比較し、一致
した際にインタラプト信号(INT2)を出力する比較手段(2
4)とを具備して構成されたことを特徴とするＤＰＲＡＭ
に内蔵のインタラプト制御回路。 - 【請求項３】 両側の入出力ポートを介してメモリ部に
アクセスする２つの演算処理手段が直接対話を行うため
に必要なインタラプト機能を有するＤＰＲＡＭに内蔵の
インタラプト制御回路において、 前記演算処理手段から送出されてくるアドレス信号(Ad
3) を各々異なるタイミングで保持する第１及び第２保
持手段(30,31) と、 該第１及び第２保持手段(30,31) に保持されたアドレス
信号を比較し、一致した際にインタラプト信号(INT3)を
出力する比較手段(32)とを具備し、 該アドレス信号が２回以上連続で送出されてきた場合に
該比較手段での比較結果が一致するように、該第１及び
第２保持手段(30,31) にアドレス信号の保持がなされる
ようにしたことを特徴とするＤＰＲＡＭに内蔵のインタ
ラプト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095896A JPH06309270A (ja) | 1993-04-22 | 1993-04-22 | Ｄｐｒａｍに内蔵のインタラプト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095896A JPH06309270A (ja) | 1993-04-22 | 1993-04-22 | Ｄｐｒａｍに内蔵のインタラプト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309270A true JPH06309270A (ja) | 1994-11-04 |
Family
ID=14150077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095896A Withdrawn JPH06309270A (ja) | 1993-04-22 | 1993-04-22 | Ｄｐｒａｍに内蔵のインタラプト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113157636A (zh) * | 2021-04-01 | 2021-07-23 | 西安邮电大学 | 协处理器、近数据处理装置和方法 |
-
1993
- 1993-04-22 JP JP5095896A patent/JPH06309270A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113157636A (zh) * | 2021-04-01 | 2021-07-23 | 西安邮电大学 | 协处理器、近数据处理装置和方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |