JPH06310534A - Ｓｏｉ型ｍｏｓトランジスタの製造方法 - Google Patents
Ｓｏｉ型ｍｏｓトランジスタの製造方法Info
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- JPH06310534A JPH06310534A JP12207593A JP12207593A JPH06310534A JP H06310534 A JPH06310534 A JP H06310534A JP 12207593 A JP12207593 A JP 12207593A JP 12207593 A JP12207593 A JP 12207593A JP H06310534 A JPH06310534 A JP H06310534A
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Abstract
(57)【要約】
【目的】 しきい値電圧を均一にし、かつＯＦＦ時のリ
ーク電流を抑制することができるＳＯＩ型ＭＯＳトラン
ジスタの製造方法を得る。 【構成】 図１（ｄ）に示すように、フィールド酸化膜
（素子分離領域）１０６を形成後にソース・ドレイン領
域とは反対導電型の不純物１０７をイオン注入等により
導入することを特徴とし、これにより素子領域１０３の
不純物濃度を所望のものとすることができるため、均一
なしきい値電圧が得られ、ＯＦＦ時のリーク電流を抑制
することができる。また、熱処理することにより、不純
物が素子分離領域１０６側壁に十分到達させることがで
き、素子領域１０３と素子分離領域１０６との界面近傍
の不純物濃度も安定させることができる。
ーク電流を抑制することができるＳＯＩ型ＭＯＳトラン
ジスタの製造方法を得る。 【構成】 図１（ｄ）に示すように、フィールド酸化膜
（素子分離領域）１０６を形成後にソース・ドレイン領
域とは反対導電型の不純物１０７をイオン注入等により
導入することを特徴とし、これにより素子領域１０３の
不純物濃度を所望のものとすることができるため、均一
なしきい値電圧が得られ、ＯＦＦ時のリーク電流を抑制
することができる。また、熱処理することにより、不純
物が素子分離領域１０６側壁に十分到達させることがで
き、素子領域１０３と素子分離領域１０６との界面近傍
の不純物濃度も安定させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、高速ＭＯＳトランジス
タであるＳＯＩ型ＭＯＳトランジスタの製造方法に関す
るものである。
タであるＳＯＩ型ＭＯＳトランジスタの製造方法に関す
るものである。
【０００２】
【従来の技術】高速ＭＯＳトランジスタとして、ＳＯＩ
型のＭＯＳトランジスタの研究がなされてきている。
型のＭＯＳトランジスタの研究がなされてきている。
【０００３】ＳＯＩ型のＭＯＳトランジスタを製造する
上でＢｕｌｋ型のＭＯＳトランジスタと大きく異なる点
は素子分離領域にある。
上でＢｕｌｋ型のＭＯＳトランジスタと大きく異なる点
は素子分離領域にある。
【０００４】図３にＢｕｌｋ型ＭＯＳトランジスタとＳ
ＯＩ型ＭＯＳトランジスタの断面構造を示す。
ＯＩ型ＭＯＳトランジスタの断面構造を示す。
【０００５】図３（ａ）はＭＯＳトランジスタの平面
図、図３（ｂ）は図３（ａ）のＡ−Ａ′線断面図で、Ｂ
ｕｌｋ型ＭＯＳトランジスタを示す。また、図３（ｃ）
は同様の部分の断面図として、ＳＯＩ型ＭＯＳトランジ
スタを示す。
図、図３（ｂ）は図３（ａ）のＡ−Ａ′線断面図で、Ｂ
ｕｌｋ型ＭＯＳトランジスタを示す。また、図３（ｃ）
は同様の部分の断面図として、ＳＯＩ型ＭＯＳトランジ
スタを示す。
【０００６】図３において、２０１は素子領域となるＳ
ｉ基板、２０２は素子分離領域、２０３はゲート電極、
２０４，２０５はソース・ドレイン領域、２０６，２０
７はソース・ドレインのコンタクト、２０８，２０９は
ソース・ドレインの電極、２１０は下地酸化膜を示す。
ｉ基板、２０２は素子分離領域、２０３はゲート電極、
２０４，２０５はソース・ドレイン領域、２０６，２０
７はソース・ドレインのコンタクト、２０８，２０９は
ソース・ドレインの電極、２１０は下地酸化膜を示す。
【０００７】図３（ｂ）に示すＢｕｌｋ型ＭＯＳトラン
ジスタの場合、素子分離領域２０２の下には十分な深さ
で素子領域となるＳｉ基板２０１の領域が存在するのに
対し、図３（ｃ）に示すＳＯＩ型ＭＯＳトランジスタの
場合、素子分離領域２０２の下に絶縁膜としての下地酸
化膜２１０が形成されており、素子領域となるＳｉ基板
２０１が素子分離領域２０２及び下地酸化膜２１０によ
る絶縁膜に狭まれた構造となる。
ジスタの場合、素子分離領域２０２の下には十分な深さ
で素子領域となるＳｉ基板２０１の領域が存在するのに
対し、図３（ｃ）に示すＳＯＩ型ＭＯＳトランジスタの
場合、素子分離領域２０２の下に絶縁膜としての下地酸
化膜２１０が形成されており、素子領域となるＳｉ基板
２０１が素子分離領域２０２及び下地酸化膜２１０によ
る絶縁膜に狭まれた構造となる。
【０００８】従来、このようなＳＯＩ型ＭＯＳトランジ
スタを作製する場合、素子領域となる基板２０１に対
し、チャネル領域の導電型を決定すべく、ソース・ドレ
イン領域とは反対導電型の不純物をイオン注入等の方法
により導入した後、素子分離領域となる酸化膜２０２を
形成していた。
スタを作製する場合、素子領域となる基板２０１に対
し、チャネル領域の導電型を決定すべく、ソース・ドレ
イン領域とは反対導電型の不純物をイオン注入等の方法
により導入した後、素子分離領域となる酸化膜２０２を
形成していた。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た図３（ｃ）に示すようなＳＯＩ型ＭＯＳトランジスタ
には、Ｓｉ基板２０１と絶縁膜２０２，２１０界面に固
定電荷が形成され、その界面が不安定になるという問題
点がある。
た図３（ｃ）に示すようなＳＯＩ型ＭＯＳトランジスタ
には、Ｓｉ基板２０１と絶縁膜２０２，２１０界面に固
定電荷が形成され、その界面が不安定になるという問題
点がある。
【００１０】これは、素子分離の酸化工程を行う場合
に、従来、先に導入しておいたソース・ドレイン領域と
は反対導電型の不純物が、素子分離の酸化膜２０２中に
偏析され、素子領域となるＳｉ基板２０１の不純物濃度
を不安定にするためであり、このような現象により、Ｍ
ＯＳトランジスタのしきい値電圧が一定せず、またＯＦ
Ｆ時にソース・ドレイン間にリーク電流が発生する等の
問題が生じる。
に、従来、先に導入しておいたソース・ドレイン領域と
は反対導電型の不純物が、素子分離の酸化膜２０２中に
偏析され、素子領域となるＳｉ基板２０１の不純物濃度
を不安定にするためであり、このような現象により、Ｍ
ＯＳトランジスタのしきい値電圧が一定せず、またＯＦ
Ｆ時にソース・ドレイン間にリーク電流が発生する等の
問題が生じる。
【００１１】［発明の目的］本発明は、上述した従来例
における問題点を解消するためになされたもので、ＭＯ
Ｓトランジスタのしきい値電圧を均一にし、かつＯＦＦ
時のリーク電流を抑制することができるＳＯＩ型ＭＯＳ
トランジスタの製造方法を得ることを目的とする。
における問題点を解消するためになされたもので、ＭＯ
Ｓトランジスタのしきい値電圧を均一にし、かつＯＦＦ
時のリーク電流を抑制することができるＳＯＩ型ＭＯＳ
トランジスタの製造方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、素子分離領域の形成後
に、素子領域となるＳｉ領域に対してソース・ドレイン
領域とは反対導電形の不純物を注入し、該不純物領域を
下地絶縁膜及び前記素子分離領域の側壁まで到達させる
ことを特徴とするＳＯＩ型ＭＯＳトランジスタの製造方
法を有する。
を解決するための手段として、素子分離領域の形成後
に、素子領域となるＳｉ領域に対してソース・ドレイン
領域とは反対導電形の不純物を注入し、該不純物領域を
下地絶縁膜及び前記素子分離領域の側壁まで到達させる
ことを特徴とするＳＯＩ型ＭＯＳトランジスタの製造方
法を有する。
【００１３】
【作用】本発明によれば、ＳＯＩ型ＭＯＳトランジスタ
において、素子分離領域を形成した後に、ソース・ドレ
イン領域とは反対導電型の素子領域となる基板の濃度を
決定する不純物を導入することにより、従来発生してい
た素子分離領域形成のための酸化工程による不純物濃度
の変化を無くすことができる。特に、本発明によれば、
素子領域と素子分離領域側壁部の界面近傍の不純物濃度
を安定して制御することができる。
において、素子分離領域を形成した後に、ソース・ドレ
イン領域とは反対導電型の素子領域となる基板の濃度を
決定する不純物を導入することにより、従来発生してい
た素子分離領域形成のための酸化工程による不純物濃度
の変化を無くすことができる。特に、本発明によれば、
素子領域と素子分離領域側壁部の界面近傍の不純物濃度
を安定して制御することができる。
【００１４】従って、素子領域となる基板濃度の制御性
を向上させることができ、所望の不純物濃度を得ること
ができる。このため、ＭＯＳトランジスタのしきい値電
圧が均一に形成され、ＯＦＦ時のリーク電流も抑制する
ことが可能となる。
を向上させることができ、所望の不純物濃度を得ること
ができる。このため、ＭＯＳトランジスタのしきい値電
圧が均一に形成され、ＯＦＦ時のリーク電流も抑制する
ことが可能となる。
【００１５】更には、素子分離領域を予め形成してある
ため、ウエルが自己整合的に形成され、ＣＭＯＳ化等に
おいて、微細化を行う有効な手段となり得る。
ため、ウエルが自己整合的に形成され、ＣＭＯＳ化等に
おいて、微細化を行う有効な手段となり得る。
【００１６】
【実施例】以下、本発明を図面を参照して説明する。
【００１７】図１は本発明によるＳＯＩ型ＭＯＳトラン
ジスタの製造方法を好適に示す実施態様例である。
ジスタの製造方法を好適に示す実施態様例である。
【００１８】図１（ａ）はＳＯＩ基板である。例えば、
ＳＩＭＯＸウエハであれば、１０１はシリコン基板、１
０２は酸化膜、１０３はデバイスを形成するためのシリ
コン層である。
ＳＩＭＯＸウエハであれば、１０１はシリコン基板、１
０２は酸化膜、１０３はデバイスを形成するためのシリ
コン層である。
【００１９】また、図１（ｂ）は素子分離の手法とし
て、ＬＯＣＯＳ酸化を用いる場合のフローである。１０
４は酸化膜、１０５はパターニングされた窒化膜であ
る。これを熱酸化することにより、図１（ｃ）を得る。
熱酸化により形成されるフィールド酸化膜１０６は、下
地酸化膜１０２と接触し、素子が完全に分離される。
て、ＬＯＣＯＳ酸化を用いる場合のフローである。１０
４は酸化膜、１０５はパターニングされた窒化膜であ
る。これを熱酸化することにより、図１（ｃ）を得る。
熱酸化により形成されるフィールド酸化膜１０６は、下
地酸化膜１０２と接触し、素子が完全に分離される。
【００２０】続いて、窒化膜、酸化膜除去後ゲート酸化
を行い、基板濃度決定のためイオン注入等の方法を用
い、図（ｄ）に示すように不純物１０７を導入する。
を行い、基板濃度決定のためイオン注入等の方法を用
い、図（ｄ）に示すように不純物１０７を導入する。
【００２１】従来から、基板濃度決定のため、イオン注
入等の方法を用い不純物を導入する手法があるが、従来
の場合はしきい値をコントロールするために、ゲート酸
化膜直下の極表面領域のみに不純物を導入した。本発明
では、素子分離領域側壁に不純物１０７を導入すること
が第１の目的である。付加的な効果として、しきい値を
制御することも可能となる。更に、ＣＭＯＳ構成にする
場合、ウエルを自己整合的に形成できるため、微細化に
対しても有効な手法となる。
入等の方法を用い不純物を導入する手法があるが、従来
の場合はしきい値をコントロールするために、ゲート酸
化膜直下の極表面領域のみに不純物を導入した。本発明
では、素子分離領域側壁に不純物１０７を導入すること
が第１の目的である。付加的な効果として、しきい値を
制御することも可能となる。更に、ＣＭＯＳ構成にする
場合、ウエルを自己整合的に形成できるため、微細化に
対しても有効な手法となる。
【００２２】図１（ｅ）に示す１０８はゲート電極であ
り、１０９はソース・ドレイン形成のための不純物導入
である。また、図１（ｆ）に示す１１０はチャネル領
域、１１１，１１２は、ソース・ドレイン領域、１１３
は層間絶縁膜、１１４は、ソース・ドレインのための電
極である。
り、１０９はソース・ドレイン形成のための不純物導入
である。また、図１（ｆ）に示す１１０はチャネル領
域、１１１，１１２は、ソース・ドレイン領域、１１３
は層間絶縁膜、１１４は、ソース・ドレインのための電
極である。
【００２３】次に、プロセス条件を含め、詳細な製造方
法を示す。
法を示す。
【００２４】例えば、市販されているＳＩＭＯＸウエハ
を用いた場合、酸素系の注入条件にもよるが、図１
（ａ）に示す酸化膜１０２は、３０００〜４０００Å，
Ｓｉデバイス層は、２０００Å程度になる。Ｓｉデバイ
ス層は熱処理のため、不純物は１０14ｃｍ-3以下となっ
ている。Ｓｉデバイス層の厚さは、この後エピタキシャ
ル成長等を行い、厚くすることも可能である。
を用いた場合、酸素系の注入条件にもよるが、図１
（ａ）に示す酸化膜１０２は、３０００〜４０００Å，
Ｓｉデバイス層は、２０００Å程度になる。Ｓｉデバイ
ス層は熱処理のため、不純物は１０14ｃｍ-3以下となっ
ている。Ｓｉデバイス層の厚さは、この後エピタキシャ
ル成長等を行い、厚くすることも可能である。
【００２５】次に、ＬＯＣＯＳ酸化のための、酸化膜１
０４と窒化膜１０５を図１（ｂ）に示すように形成す
る。この膜厚により、ＬＯＣＯＳ酸化のエッヂ部分の形
成、つまり、素子分離側壁の形状が変化する。通常、窒
化膜エッチング時の選択比も考え、２００〜５００Å程
度の酸化膜上に、１０００〜２０００Å程度の窒化膜１
０５を形成し、この窒化膜１０５をパターニングする。
０４と窒化膜１０５を図１（ｂ）に示すように形成す
る。この膜厚により、ＬＯＣＯＳ酸化のエッヂ部分の形
成、つまり、素子分離側壁の形状が変化する。通常、窒
化膜エッチング時の選択比も考え、２００〜５００Å程
度の酸化膜上に、１０００〜２０００Å程度の窒化膜１
０５を形成し、この窒化膜１０５をパターニングする。
【００２６】次に、フィールド酸化を施す。シリコン厚
が〜２０００Å程度であれば、〜５０００Å程度の酸化
で完全な素子分離が形成可能となる（図１（ｃ）参
照）。
が〜２０００Å程度であれば、〜５０００Å程度の酸化
で完全な素子分離が形成可能となる（図１（ｃ）参
照）。
【００２７】続いて、リン酸処理等により、窒化膜１０
５を除去し、フッ酸処理等により、酸化膜を除去する
（図１（ｄ）参照）。
５を除去し、フッ酸処理等により、酸化膜を除去する
（図１（ｄ）参照）。
【００２８】次に、ゲート酸化膜を形成する。ゲート酸
化膜厚は、１００〜５００Å程度形成する。
化膜厚は、１００〜５００Å程度形成する。
【００２９】続いて、本発明の特徴である不純物の導入
を行う（図１（ｄ）参照）。例えば、不純物としてＰ形
不純物１０７を用いるならば、ＢＦ2 + よりもＢ+ の方
がよい。ＢＦ2 + の不純物分布に比較し、Ｂ+ の方が広
域に広がる点にある。これもまた本発明の特徴である。
を行う（図１（ｄ）参照）。例えば、不純物としてＰ形
不純物１０７を用いるならば、ＢＦ2 + よりもＢ+ の方
がよい。ＢＦ2 + の不純物分布に比較し、Ｂ+ の方が広
域に広がる点にある。これもまた本発明の特徴である。
【００３０】更に、不純物注入後、不純物１０７がフィ
ールド酸化膜の素子分離領域１０６側壁に十分到達する
ように熱処理を行う。このため、１０００℃以上の熱処
理により、十分な基板濃度を得ることができる。この後
のプロセスで、素子分離側壁の不純物濃度が確保されて
いることが必要である。
ールド酸化膜の素子分離領域１０６側壁に十分到達する
ように熱処理を行う。このため、１０００℃以上の熱処
理により、十分な基板濃度を得ることができる。この後
のプロセスで、素子分離側壁の不純物濃度が確保されて
いることが必要である。
【００３１】続いて、ゲート電極１０８等の形成を行
い、ソース・ドレイン形成のための不純物１０９をイオ
ン注入し、ソース・ドレイン領域１１１，１１２を形成
し、更に各々の領域の電極等を形成する（図１（ｅ）参
照）。
い、ソース・ドレイン形成のための不純物１０９をイオ
ン注入し、ソース・ドレイン領域１１１，１１２を形成
し、更に各々の領域の電極等を形成する（図１（ｅ）参
照）。
【００３２】［他の実施例］前記実施例では、素子分離
にＬＯＣＯＳ酸化を用いた場合について説明したが、本
発明は、ＬＯＣＯＳ酸化に限ったことではない。本発明
のポイントは、素子分離工程後に基板濃度を決定する点
にある。例えば、メサ型の素子分離を行っても同様の効
果が期待できる。
にＬＯＣＯＳ酸化を用いた場合について説明したが、本
発明は、ＬＯＣＯＳ酸化に限ったことではない。本発明
のポイントは、素子分離工程後に基板濃度を決定する点
にある。例えば、メサ型の素子分離を行っても同様の効
果が期待できる。
【００３３】図２にメサ型のＭＯＳトランジスタの平面
図（ａ）及びそのＢ−Ｂ’断面図（ｂ）を示す。図２に
おいて、３０１はシリコン基板、３０２は下地酸化膜、
３０３はチャネル部（素子領域となる基板）、３０４は
ゲート電極、３０５，３０６はソース・ドレイン領域で
ある。
図（ａ）及びそのＢ−Ｂ’断面図（ｂ）を示す。図２に
おいて、３０１はシリコン基板、３０２は下地酸化膜、
３０３はチャネル部（素子領域となる基板）、３０４は
ゲート電極、３０５，３０６はソース・ドレイン領域で
ある。
【００３４】このような構造では、従来、前述した理由
で矢印のソース・ドレイン間リークが発生するという問
題があった。
で矢印のソース・ドレイン間リークが発生するという問
題があった。
【００３５】本実施例でも、素子分離工程の後に、素子
領域となる基板（チャネル部）３０３の不純物濃度を決
定すべくソース・ドレイン領域とは反対導電型の不純物
の注入工程を行なう。
領域となる基板（チャネル部）３０３の不純物濃度を決
定すべくソース・ドレイン領域とは反対導電型の不純物
の注入工程を行なう。
【００３６】本発明の方法によれば、図２（ｂ）に示す
ように、素子領域となる基板（チャネル部）３０３は、
その端部が薄膜化されている。
ように、素子領域となる基板（チャネル部）３０３は、
その端部が薄膜化されている。
【００３７】このため、このような形状の基板３０３に
対して不純物のイオン注入を行なうと、基板濃度が端部
で増加することになり、端部で発生するソース・ドレイ
ン間リークが抑制される。
対して不純物のイオン注入を行なうと、基板濃度が端部
で増加することになり、端部で発生するソース・ドレイ
ン間リークが抑制される。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
素子分離工程後に、素子領域となる基板濃度を決定する
ためのソース・ドレイン領域とは反対導電型の不純物導
入工程を行うことにより、注入した不純物の濃度が変化
させられることが無く、安定した所望の濃度の素子領域
基板が得られる。
素子分離工程後に、素子領域となる基板濃度を決定する
ためのソース・ドレイン領域とは反対導電型の不純物導
入工程を行うことにより、注入した不純物の濃度が変化
させられることが無く、安定した所望の濃度の素子領域
基板が得られる。
【００３９】このため、ＭＯＳトランジスタのしきい値
電圧が均一に形成され、ＳＯＩ型ＭＯＳトランジスタ特
有のソース・ドレイン間リーク電流を抑制することがで
きるという効果が得られる。
電圧が均一に形成され、ＳＯＩ型ＭＯＳトランジスタ特
有のソース・ドレイン間リーク電流を抑制することがで
きるという効果が得られる。
【００４０】また、本発明の特徴は、トランジスタの構
造的な変化を伴うことなく、リーク電流を抑制でき、微
細化に対しても有効な手法である。
造的な変化を伴うことなく、リーク電流を抑制でき、微
細化に対しても有効な手法である。
【図１】本発明のプロセスフロー図である。
【図２】本発明のメサ型ＭＯＳトランジスタへの応用例
を示す図である。
を示す図である。
【図３】従来例のＳＯＩ型ＭＯＳトランジスタの構造、
及びソース・ドレインリーク電流を説明するための図で
ある。
及びソース・ドレインリーク電流を説明するための図で
ある。
１０１ シリコン基板 １０２ 下地酸化膜 １０３ 素子領域となるシリコン基板 １０４ 酸化膜 １０５ 窒化膜 １０６ フィールド酸化膜（素子分離領域） １０７ 素子領域となる基板濃度を決定するための、
ソース・ドレインとは反対導電型の不純物 １０８ ゲート電極 １０９ ソース・ドレイン形成のための不純物 １１０ チャネル領域 １１１，１１２ ソース・ドレイン領域 １１３ 層間絶縁膜 ２０１ 素子領域となるＳｉ基板、 ２０２ 素子分離領域、 ２０３ ゲート電極、 ２０４，２０５ ソース・ドレイン領域、 ２０６，２０７ ソース・ドレインのコンタクト、 ２０８，２０９ ソース・ドレインの電極、 ２１０ 下地酸化膜、 ３０１ シリコン基板、 ３０２ 下地酸化膜、 ３０３ チャネル部（素子領域となる基板）、 ３０４ ゲート電極、 ３０５，３０６ ソース・ドレイン
ソース・ドレインとは反対導電型の不純物 １０８ ゲート電極 １０９ ソース・ドレイン形成のための不純物 １１０ チャネル領域 １１１，１１２ ソース・ドレイン領域 １１３ 層間絶縁膜 ２０１ 素子領域となるＳｉ基板、 ２０２ 素子分離領域、 ２０３ ゲート電極、 ２０４，２０５ ソース・ドレイン領域、 ２０６，２０７ ソース・ドレインのコンタクト、 ２０８，２０９ ソース・ドレインの電極、 ２１０ 下地酸化膜、 ３０１ シリコン基板、 ３０２ 下地酸化膜、 ３０３ チャネル部（素子領域となる基板）、 ３０４ ゲート電極、 ３０５，３０６ ソース・ドレイン
Claims (5)
- 【請求項１】 素子分離工程後に、素子領域となるＳｉ
領域に対してソース・ドレイン領域とは反対導電型の不
純物を注入し、該不純物領域を下地絶縁膜及び素子分離
領域の側壁まで到達させることを特徴とするＳＯＩ型Ｍ
ＯＳトランジスタの製造方法。 - 【請求項２】 前記ソース・ドレイン領域とは反対導電
形の不純物を注入した後、該不純物領域を下地絶縁膜及
び素子分離領域の側壁まで到達させる熱処理工程を含む
ことを特徴とする請求項１に記載のＳＯＩ型ＭＯＳトラ
ンジスタの製造方法。 - 【請求項３】 前記不純物領域がＰ型不純物領域である
請求項１記載のＳＯＩ型ＭＯＳトランジスタの製造方
法。 - 【請求項４】 前記Ｐ型不純物としてＢ+ イオンを用い
ることを特徴とする請求項３に記載のＳＯＩ型ＭＯＳト
ランジスタの製造方法。 - 【請求項５】 メサ型のＳＯＩ型ＭＯＳトランジスタに
おいて、素子分離工程後、素子領域となるＳｉ基板に対
して、ソース・ドレイン領域とは反対導電型の不純物の
注入工程を行なうことを特徴とするＳＯＩ型ＭＯＳトラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12207593A JPH06310534A (ja) | 1993-04-27 | 1993-04-27 | Ｓｏｉ型ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12207593A JPH06310534A (ja) | 1993-04-27 | 1993-04-27 | Ｓｏｉ型ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310534A true JPH06310534A (ja) | 1994-11-04 |
Family
ID=14827036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12207593A Pending JPH06310534A (ja) | 1993-04-27 | 1993-04-27 | Ｓｏｉ型ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
| JP2010206102A (ja) * | 2009-03-05 | 2010-09-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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1993
- 1993-04-27 JP JP12207593A patent/JPH06310534A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
| JP2010206102A (ja) * | 2009-03-05 | 2010-09-16 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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