JPH06311384A - Ｐｄｐ表示制御信号の切換回路 - Google Patents
Ｐｄｐ表示制御信号の切換回路Info
- Publication number
- JPH06311384A JPH06311384A JP5094151A JP9415193A JPH06311384A JP H06311384 A JPH06311384 A JP H06311384A JP 5094151 A JP5094151 A JP 5094151A JP 9415193 A JP9415193 A JP 9415193A JP H06311384 A JPH06311384 A JP H06311384A
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- JP
- Japan
- Prior art keywords
- signal
- display control
- control signal
- input
- output
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- Pending
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- Details Of Television Scanning (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 水平同期信号周波数が比較的低い（15 KHz
等）映像信号をＰＤＰに映出する場合のＰＤＰ表示制御
信号を適正な回路側へ切り換える。 【構成】 インターレース方式の垂直同期信号から生成
した第１の表示制御信号S3と、ノンインターレース方式
の垂直同期信号から生成した第２の表示制御信号S5とを
切り換える切換回路４と、第１の入力端D1に前記S3を入
力し、第１の出力端Q1の出力信号を第２の入力端D2に入
力し、第２の出力端Q2と第３の入力端D3および第３の出
力端Q3それぞれが設けられ、且つ垂直同期信号をクロッ
ク信号としたフリップフロップ回路５と、前記第１およ
び第２の出力端それぞれの出力信号を入力し、出力端の
信号を前記第３の入力端に入力した排他的ＯＲゲート６
とを備え、第３の出力端子よりの信号により切換回路４
を切り換えて所要の表示制御信号を選択する。
等）映像信号をＰＤＰに映出する場合のＰＤＰ表示制御
信号を適正な回路側へ切り換える。 【構成】 インターレース方式の垂直同期信号から生成
した第１の表示制御信号S3と、ノンインターレース方式
の垂直同期信号から生成した第２の表示制御信号S5とを
切り換える切換回路４と、第１の入力端D1に前記S3を入
力し、第１の出力端Q1の出力信号を第２の入力端D2に入
力し、第２の出力端Q2と第３の入力端D3および第３の出
力端Q3それぞれが設けられ、且つ垂直同期信号をクロッ
ク信号としたフリップフロップ回路５と、前記第１およ
び第２の出力端それぞれの出力信号を入力し、出力端の
信号を前記第３の入力端に入力した排他的ＯＲゲート６
とを備え、第３の出力端子よりの信号により切換回路４
を切り換えて所要の表示制御信号を選択する。
Description
【０００１】
【産業上の利用分野】本発明は、水平同期信号周波数が
比較的低い（15 KHz等）映像信号をＰＤＰ（プラズマデ
ィスプレイパネル）に映出する場合のＰＤＰ表示制御信
号を適正なものとするためのＰＤＰ表示制御信号の切換
回路に関する。
比較的低い（15 KHz等）映像信号をＰＤＰ（プラズマデ
ィスプレイパネル）に映出する場合のＰＤＰ表示制御信
号を適正なものとするためのＰＤＰ表示制御信号の切換
回路に関する。
【０００２】
【従来の技術】近年、ＰＤＰを使用した映像表示装置の
商品化研究が盛んに行われている。水平周波数等の信号
形式が異なる複数種類の映像信号を入力源とするマルチ
スキャンモニタにおいてもこのＰＤＰ採用の商品化が積
極的に検討されている。このマルチスキャンモニタにお
いて、水平周波数が例えば、15 KHzのように低い映像信
号の場合にはＰＤＰの特質からＰＤＰの水平ラインを２
本１組みとして走査していく必要がある。このように走
査しないと垂直サイズが正規の約半分になってしまうた
めである。従って、ＰＤＰ表示制御信号は水平周波数が
低い場合には前記のような走査を行わしめるようなもの
でなければなない。ところで、この表示制御信号は垂直
同期信号から生成することができるが、映像信号、即
ち、垂直同期信号がインターレース方式のものか、ノン
インターレース方式のものかでこの生成手段が異なる。
従って、それぞれの方式ごとに生成回路を設け、得られ
たそれぞれの表示制御信号をこの方式に応じて自動的に
切り換える機能が必要となる。この機能はＰＤＰ表示の
特有の性質といえる。
商品化研究が盛んに行われている。水平周波数等の信号
形式が異なる複数種類の映像信号を入力源とするマルチ
スキャンモニタにおいてもこのＰＤＰ採用の商品化が積
極的に検討されている。このマルチスキャンモニタにお
いて、水平周波数が例えば、15 KHzのように低い映像信
号の場合にはＰＤＰの特質からＰＤＰの水平ラインを２
本１組みとして走査していく必要がある。このように走
査しないと垂直サイズが正規の約半分になってしまうた
めである。従って、ＰＤＰ表示制御信号は水平周波数が
低い場合には前記のような走査を行わしめるようなもの
でなければなない。ところで、この表示制御信号は垂直
同期信号から生成することができるが、映像信号、即
ち、垂直同期信号がインターレース方式のものか、ノン
インターレース方式のものかでこの生成手段が異なる。
従って、それぞれの方式ごとに生成回路を設け、得られ
たそれぞれの表示制御信号をこの方式に応じて自動的に
切り換える機能が必要となる。この機能はＰＤＰ表示の
特有の性質といえる。
【０００３】
【発明が解決しようとする課題】従って、水平周波数が
低く（15 KHz等）、且つインターレース方式およびノン
インターレース方式の双方の映像信号をＰＤＰ表示する
場合には前記機能を具備することが課題となる。本発明
は、この課題を解決する一方法としてのＰＤＰ表示制御
信号の切換回路を提供することを目的とする。
低く（15 KHz等）、且つインターレース方式およびノン
インターレース方式の双方の映像信号をＰＤＰ表示する
場合には前記機能を具備することが課題となる。本発明
は、この課題を解決する一方法としてのＰＤＰ表示制御
信号の切換回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、ＰＤＰの表示
制御信号であって、インターレース方式の垂直同期信号
から生成した第１の表示制御信号と、ノンインターレー
ス方式の垂直同期信号から生成した第２の表示制御信号
とを切り換える切換回路と、第１の入力端に前記第１の
表示制御信号を入力し、該第１の入力端に対応した第１
の出力端の出力信号を第２の入力端に入力し、該第２の
入力端に対応した第２の出力端と第３の入力端および該
第３の入力端に対応した第３の出力端それぞれが設けら
れ、且つ垂直同期信号をクロック信号としたフリップフ
ロップ回路と、前記第１および第２の出力端それぞれの
出力信号を入力し、出力端の信号を前記第３の入力端に
入力した排他的ＯＲゲートとを備え、前記第３の出力端
子よりの出力信号により前記切換回路を切り換え、垂直
同期信号がインターレース方式の信号のときには前記第
１の表示制御信号を選択し、ノンインターレース方式の
信号のときには前記第２の表示制御信号を選択するよう
にしたＰＤＰ表示制御信号の切換回路を提供するもので
ある。
制御信号であって、インターレース方式の垂直同期信号
から生成した第１の表示制御信号と、ノンインターレー
ス方式の垂直同期信号から生成した第２の表示制御信号
とを切り換える切換回路と、第１の入力端に前記第１の
表示制御信号を入力し、該第１の入力端に対応した第１
の出力端の出力信号を第２の入力端に入力し、該第２の
入力端に対応した第２の出力端と第３の入力端および該
第３の入力端に対応した第３の出力端それぞれが設けら
れ、且つ垂直同期信号をクロック信号としたフリップフ
ロップ回路と、前記第１および第２の出力端それぞれの
出力信号を入力し、出力端の信号を前記第３の入力端に
入力した排他的ＯＲゲートとを備え、前記第３の出力端
子よりの出力信号により前記切換回路を切り換え、垂直
同期信号がインターレース方式の信号のときには前記第
１の表示制御信号を選択し、ノンインターレース方式の
信号のときには前記第２の表示制御信号を選択するよう
にしたＰＤＰ表示制御信号の切換回路を提供するもので
ある。
【０００５】
【作用】コンポジットの映像信号から分離した垂直同期
信号に基づき、それぞれ別個に生成した第１の表示制御
信号と第２の表示制御信号とを切換回路に送る。一方、
所定の極性の垂直同期信号、第１の表示制御信号および
出力側から帰還せしめた信号等を入力したフリップフロ
ップと、排他的ＯＲゲートとからなる回路によりインタ
ーレース方式、ノンインターレース方式に対応した切換
信号が得られる。この切換信号により、前記切換回路を
切り換え、所要の表示制御信号を選択する。
信号に基づき、それぞれ別個に生成した第１の表示制御
信号と第２の表示制御信号とを切換回路に送る。一方、
所定の極性の垂直同期信号、第１の表示制御信号および
出力側から帰還せしめた信号等を入力したフリップフロ
ップと、排他的ＯＲゲートとからなる回路によりインタ
ーレース方式、ノンインターレース方式に対応した切換
信号が得られる。この切換信号により、前記切換回路を
切り換え、所要の表示制御信号を選択する。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＤＰ表
示制御信号の切換回路を説明する。図１は本発明による
ＰＤＰ表示制御信号の切換回路の一実施例を示す要部ブ
ロック図、図２は図１（イ）〜（ト）の符号箇所の原理
波形図であり、（Ａ）図は映像信号（垂直同期信号）が
インターレース方式の場合、（Ｂ）図は同・ノンインタ
ーレース方式の場合をそれぞれ示す。図１において、S1
はコンポジット映像信号、１は前記映像信号S1から垂直
同期信号S2を分離する回路およびインターレース方式の
場合に供する第１の表示制御信号S3を生成する第１の表
示制御信号生成回路とからなる回路（具体的にはＩＣで
あり、以下、「第１の表示制御信号生成回路」と記
す）、２は前記第１の表示制御信号生成回路から出力さ
れる垂直同期信号S2の極性を反転するためのインバー
タ、３はノンインターレース方式の場合に供する第２の
表示制御信号を生成する第２の表示制御信号生成回路、
４は切換回路、５は３入出力端およびクロック信号入力
端が設けられたフリップフロップ、６は排他的ＯＲゲー
ト、７はＰＤＰ（プラズマディスプレイパネル）であ
る。
示制御信号の切換回路を説明する。図１は本発明による
ＰＤＰ表示制御信号の切換回路の一実施例を示す要部ブ
ロック図、図２は図１（イ）〜（ト）の符号箇所の原理
波形図であり、（Ａ）図は映像信号（垂直同期信号）が
インターレース方式の場合、（Ｂ）図は同・ノンインタ
ーレース方式の場合をそれぞれ示す。図１において、S1
はコンポジット映像信号、１は前記映像信号S1から垂直
同期信号S2を分離する回路およびインターレース方式の
場合に供する第１の表示制御信号S3を生成する第１の表
示制御信号生成回路とからなる回路（具体的にはＩＣで
あり、以下、「第１の表示制御信号生成回路」と記
す）、２は前記第１の表示制御信号生成回路から出力さ
れる垂直同期信号S2の極性を反転するためのインバー
タ、３はノンインターレース方式の場合に供する第２の
表示制御信号を生成する第２の表示制御信号生成回路、
４は切換回路、５は３入出力端およびクロック信号入力
端が設けられたフリップフロップ、６は排他的ＯＲゲー
ト、７はＰＤＰ（プラズマディスプレイパネル）であ
る。
【０００７】次に、本発明の動作について映像信号S1が
インターレース方式の場合とノンインターレース方式の
場合とに分けて説明する。 （１）インターレース方式の場合 映像信号S1がインターレース方式の場合、垂直同期信号
S2、インバータ２出力及び第１の表示制御信号S3は図２
（Ａ）の（イ）（ロ）（ハ）のようになる。尚、原理波
形図（イ）（ロ）はＩＣである第１の表示制御信号生成
回路１により定まるものである。そして、第１の表示制
御信号S3をフリップフロップ５の第１の入力端（D1）に
入力し、インバータ２よりの反転した垂直同期信号をク
ロック信号として同じく入力する。これにより、フリッ
プフロップ５の原理動作から第１の入力端（D1）に対応
する第１の出力端（Q1）には（ニ）図に示す信号が出力
される。該第１の出力端（Q1）の出力は第２の入力端
（D2）の入力信号としているので、該第２の入力端（D
2）に対応する第２の出力端（Q2）には（ホ）図に示す
信号が出力される。
インターレース方式の場合とノンインターレース方式の
場合とに分けて説明する。 （１）インターレース方式の場合 映像信号S1がインターレース方式の場合、垂直同期信号
S2、インバータ２出力及び第１の表示制御信号S3は図２
（Ａ）の（イ）（ロ）（ハ）のようになる。尚、原理波
形図（イ）（ロ）はＩＣである第１の表示制御信号生成
回路１により定まるものである。そして、第１の表示制
御信号S3をフリップフロップ５の第１の入力端（D1）に
入力し、インバータ２よりの反転した垂直同期信号をク
ロック信号として同じく入力する。これにより、フリッ
プフロップ５の原理動作から第１の入力端（D1）に対応
する第１の出力端（Q1）には（ニ）図に示す信号が出力
される。該第１の出力端（Q1）の出力は第２の入力端
（D2）の入力信号としているので、該第２の入力端（D
2）に対応する第２の出力端（Q2）には（ホ）図に示す
信号が出力される。
【０００８】排他的ＯＲゲート６の入力信号はQ1出力
（ニ）およびQ2出力（ホ）であるので、排他的ＯＲゲー
トの原理動作からその出力は（ヘ）図に示すように「ハ
イ（Ｈ）」となる。この排他的ＯＲゲート６の出力
（ヘ）はフリップフロップ５の第３の入力端（D3）の入
力信号としているので、該第３の入力端（D3）に対応す
る第３の出力端（Q3）には（ト）図に示すような「ハイ
（Ｈ）」の信号が出力される。このQ3出力がインターレ
ース方式の場合の切換信号S4となる。そして、該切換信
号S4が「ハイ（Ｈ）」のときには、切換回路４はａ側に
セットされ、この結果、第１の表示制御信号S3が選択さ
れてＰＤＰ７へ送られる。これにより所要の表示制御が
行われる。
（ニ）およびQ2出力（ホ）であるので、排他的ＯＲゲー
トの原理動作からその出力は（ヘ）図に示すように「ハ
イ（Ｈ）」となる。この排他的ＯＲゲート６の出力
（ヘ）はフリップフロップ５の第３の入力端（D3）の入
力信号としているので、該第３の入力端（D3）に対応す
る第３の出力端（Q3）には（ト）図に示すような「ハイ
（Ｈ）」の信号が出力される。このQ3出力がインターレ
ース方式の場合の切換信号S4となる。そして、該切換信
号S4が「ハイ（Ｈ）」のときには、切換回路４はａ側に
セットされ、この結果、第１の表示制御信号S3が選択さ
れてＰＤＰ７へ送られる。これにより所要の表示制御が
行われる。
【０００９】（２）ノンインターレース方式の場合 映像信号S1がノンインターレース方式の場合、垂直同期
信号S2とインバータ２出力は図２（Ｂ）の（イ）（ロ）
に示すようにインターレース方式の場合と同一である
が、第１の表示制御信号S3は同図（ハ）に示すように
「ハイ（Ｈ）」レベル固定の信号となる。これは前記同
様にＩＣである第１の表示制御信号生成回路１により定
まるものである。インターレース方式の場合と同じクロ
ック信号（ロ）で、D1入力が「ハイ（Ｈ）」一定である
ときのフリップフロップ５のQ1〜Q3出力およびD2入力、
D3入力等は前記説明のフリップフロップ５と排他的ＯＲ
ゲート６の原理動作から、Q1出力とD2入力は（ニ）図に
示すように「ハイ（Ｈ）」となり、従って、Q2出力も
（ホ）図に示すように「ハイ（Ｈ）」となり、排他的Ｏ
Ｒゲート６の出力（＝D3入力）は（ヘ）図に示すように
「ロー（Ｌ）」となる。これにより、出力端Q3には
（ト）図に示すような「ロー（Ｌ）」の信号が出力され
る。このQ3出力がノンインターレース方式の場合の切換
信号S4となる。該切換信号S4が「ロー（Ｌ）」のときに
は、切換回路４はｂ側にセットされ、この結果、第２の
表示制御信号S5が選択されてＰＤＰ７へ送られる。これ
により所要の表示制御が行われる。以上の説明のよう
に、映像信号がインターレース方式か、ノンインターレ
ース方式かに応じて自動的に所要の表示制御信号を選択
することが可能となる。
信号S2とインバータ２出力は図２（Ｂ）の（イ）（ロ）
に示すようにインターレース方式の場合と同一である
が、第１の表示制御信号S3は同図（ハ）に示すように
「ハイ（Ｈ）」レベル固定の信号となる。これは前記同
様にＩＣである第１の表示制御信号生成回路１により定
まるものである。インターレース方式の場合と同じクロ
ック信号（ロ）で、D1入力が「ハイ（Ｈ）」一定である
ときのフリップフロップ５のQ1〜Q3出力およびD2入力、
D3入力等は前記説明のフリップフロップ５と排他的ＯＲ
ゲート６の原理動作から、Q1出力とD2入力は（ニ）図に
示すように「ハイ（Ｈ）」となり、従って、Q2出力も
（ホ）図に示すように「ハイ（Ｈ）」となり、排他的Ｏ
Ｒゲート６の出力（＝D3入力）は（ヘ）図に示すように
「ロー（Ｌ）」となる。これにより、出力端Q3には
（ト）図に示すような「ロー（Ｌ）」の信号が出力され
る。このQ3出力がノンインターレース方式の場合の切換
信号S4となる。該切換信号S4が「ロー（Ｌ）」のときに
は、切換回路４はｂ側にセットされ、この結果、第２の
表示制御信号S5が選択されてＰＤＰ７へ送られる。これ
により所要の表示制御が行われる。以上の説明のよう
に、映像信号がインターレース方式か、ノンインターレ
ース方式かに応じて自動的に所要の表示制御信号を選択
することが可能となる。
【００１０】
【発明の効果】以上説明したように本発明によれば、水
平周波数が低い映像信号をＰＤＰに映出する場合の該Ｐ
ＤＰに供給する表示制御信号をインターレース方式また
はノンインターレース方式それぞれに適正な信号とする
ことができる。従って、本発明はマルチスキャンモニタ
のＰＤＰ化における課題の１つを解決するという点で意
義のあるものである。
平周波数が低い映像信号をＰＤＰに映出する場合の該Ｐ
ＤＰに供給する表示制御信号をインターレース方式また
はノンインターレース方式それぞれに適正な信号とする
ことができる。従って、本発明はマルチスキャンモニタ
のＰＤＰ化における課題の１つを解決するという点で意
義のあるものである。
【図１】本発明によるＰＤＰ表示制御信号の切換回路の
一実施例を示す要部ブロック図である。
一実施例を示す要部ブロック図である。
【図２】図１（イ）〜（ト）の符号箇所の原理波形図で
あり、（Ａ）はインターレース方式の場合、（Ｂ）はノ
ンインターレース方式の場合を示す。
あり、（Ａ）はインターレース方式の場合、（Ｂ）はノ
ンインターレース方式の場合を示す。
１ 第１の表示制御信号生成回路 ２ インバータ ３ 第２の表示制御信号生成回路 ４ 切換回路 ５ フリップフロップ ６ 排他的ＯＲゲート ７ ＰＤＰ（プラズマディスプレイパネル） S1 コンポジット映像信号 S2 垂直同期信号 S3 第１の表示制御信号 S4 切換信号 S5 第２の表示制御信号
Claims (1)
- 【請求項１】 ＰＤＰの表示制御信号であって、インタ
ーレース方式の垂直同期信号から生成した第１の表示制
御信号と、ノンインターレース方式の垂直同期信号から
生成した第２の表示制御信号とを切り換える切換回路
と、第１の入力端に前記第１の表示制御信号を入力し、
該第１の入力端に対応した第１の出力端の出力信号を第
２の入力端に入力し、該第２の入力端に対応した第２の
出力端と第３の入力端および該第３の入力端に対応した
第３の出力端それぞれが設けられ、且つ垂直同期信号を
クロック信号としたフリップフロップ回路と、前記第１
および第２の出力端それぞれの出力信号を入力し、出力
端の信号を前記第３の入力端に入力した排他的ＯＲゲー
トとを備え、前記第３の出力端子よりの出力信号により
前記切換回路を切り換え、垂直同期信号がインターレー
ス方式の信号のときには前記第１の表示制御信号を選択
し、ノンインターレース方式の信号のときには前記第２
の表示制御信号を選択するようにしたことを特徴とする
ＰＤＰ表示制御信号の切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094151A JPH06311384A (ja) | 1993-04-21 | 1993-04-21 | Ｐｄｐ表示制御信号の切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094151A JPH06311384A (ja) | 1993-04-21 | 1993-04-21 | Ｐｄｐ表示制御信号の切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311384A true JPH06311384A (ja) | 1994-11-04 |
Family
ID=14102388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094151A Pending JPH06311384A (ja) | 1993-04-21 | 1993-04-21 | Ｐｄｐ表示制御信号の切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311384A (ja) |
-
1993
- 1993-04-21 JP JP5094151A patent/JPH06311384A/ja active Pending
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