JPH06314212A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH06314212A JPH06314212A JP5102296A JP10229693A JPH06314212A JP H06314212 A JPH06314212 A JP H06314212A JP 5102296 A JP5102296 A JP 5102296A JP 10229693 A JP10229693 A JP 10229693A JP H06314212 A JPH06314212 A JP H06314212A
- Authority
- JP
- Japan
- Prior art keywords
- debug
- port
- program
- address
- unused
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】ソフトウェアの変更を一切要することなく未使
用のポートを利用してデバッグを行なえる情報処理装置
を提供する。 【構成】プログラムカウンタ（９）に格納されるアドレ
スが予め設定記憶されたモニターすべきアドレスに一致
したと比較手段（ＣＰ１）〜（ＣＰｎ）が判別した時
に、比較手段から一致判別信号がポート選択手段（ＰＳ
１）〜（ＰＳｎ）に入力され、それによりポート選択手
段がデバッグポート記憶手段（ＤＰ１）〜（ＤＰｎ）に
設定の未使用ポートをデバッグアウトプットセレクト手
段（ＤＯＰ）により選択指定されたレベルにアクティブ
とするよう機能するハードウェア構成のデバッグ機能回
路部（９）を設ける。従って、ソフトウェアの手法によ
るターゲットプログラムの一時的な変更を一切必要とし
ない。
用のポートを利用してデバッグを行なえる情報処理装置
を提供する。 【構成】プログラムカウンタ（９）に格納されるアドレ
スが予め設定記憶されたモニターすべきアドレスに一致
したと比較手段（ＣＰ１）〜（ＣＰｎ）が判別した時
に、比較手段から一致判別信号がポート選択手段（ＰＳ
１）〜（ＰＳｎ）に入力され、それによりポート選択手
段がデバッグポート記憶手段（ＤＰ１）〜（ＤＰｎ）に
設定の未使用ポートをデバッグアウトプットセレクト手
段（ＤＯＰ）により選択指定されたレベルにアクティブ
とするよう機能するハードウェア構成のデバッグ機能回
路部（９）を設ける。従って、ソフトウェアの手法によ
るターゲットプログラムの一時的な変更を一切必要とし
ない。
Description
【０００１】
【産業上の利用分野】本発明は、主としてマイクロコン
ピュータからなる情報処理装置に関するものである。
ピュータからなる情報処理装置に関するものである。
【０００２】
【従来の技術】斯かる一般的なマイクロコンピュータの
基本的な構成は図４に示すようになっている。即ち、実
行すべきプログラムが格納されている読み出し専用メモ
リであるＲＯＭ（１）、主としてプログラムを実行する
ための作業エリアやスタック等に使用される読み書き兼
用メモリであるＲＡＭ（２）、主に転送命令、演算、ア
ドレスのインデックス等に使用される複数個（図では４
個を図示）の汎用レジスタ（３）〜（６）、演算を行な
う論理演算ユニット（７）、最後に退避されたスタック
のアドレスが格納されるスタックポインタ（８）、次に
実行すべき命令のアドレスが格納されるプログラムカウ
ンタ（９）、このプログラムカウンタ（９）に格納され
ているアドレスから読み出された命令が格納される命令
レジスタ（１０）およびこの命令レジスタ（１０）に格
納されている命令を解読する命令デコーダ（１１）の各
構成要素により構成されている。尚、同図にはＲＯＭ
（１）およびＲＡＭ（２）を内蔵している場合を例示し
てあるが、このＲＯＭ（１）およびＲＡＭ（２）を外部
に備えている場合もあり、この場合には、外部と入出力
を行なうための各ポート（Ｐ１）〜（Ｐ８）がデータバ
スおよびアドレスバスとして使用されるのが一般的であ
る。
基本的な構成は図４に示すようになっている。即ち、実
行すべきプログラムが格納されている読み出し専用メモ
リであるＲＯＭ（１）、主としてプログラムを実行する
ための作業エリアやスタック等に使用される読み書き兼
用メモリであるＲＡＭ（２）、主に転送命令、演算、ア
ドレスのインデックス等に使用される複数個（図では４
個を図示）の汎用レジスタ（３）〜（６）、演算を行な
う論理演算ユニット（７）、最後に退避されたスタック
のアドレスが格納されるスタックポインタ（８）、次に
実行すべき命令のアドレスが格納されるプログラムカウ
ンタ（９）、このプログラムカウンタ（９）に格納され
ているアドレスから読み出された命令が格納される命令
レジスタ（１０）およびこの命令レジスタ（１０）に格
納されている命令を解読する命令デコーダ（１１）の各
構成要素により構成されている。尚、同図にはＲＯＭ
（１）およびＲＡＭ（２）を内蔵している場合を例示し
てあるが、このＲＯＭ（１）およびＲＡＭ（２）を外部
に備えている場合もあり、この場合には、外部と入出力
を行なうための各ポート（Ｐ１）〜（Ｐ８）がデータバ
スおよびアドレスバスとして使用されるのが一般的であ
る。
【０００３】このようなストアードプログラム方式のマ
イクロコンピュータでプログラムを実行する場合、命令
を読み出すフェッチサイクル、命令を解読するデコード
サイクルおよび命令を実行するインストラクションサイ
クルの三つのサイクルを順に実行する手順で行なわれ
る。
イクロコンピュータでプログラムを実行する場合、命令
を読み出すフェッチサイクル、命令を解読するデコード
サイクルおよび命令を実行するインストラクションサイ
クルの三つのサイクルを順に実行する手順で行なわれ
る。
【０００４】
【発明が解決しようとする課題】ところで、この種のマ
イクロコンピュータにおけるデバッグ手法の一種とし
て、プログラムの或るルーチンを通過した時に各ポート
（Ｐ１）〜（Ｐ８）のうちの未使用のものを利用して、
そのポートをアクティブにするようにターゲットプログ
ラムを一時的に変更することにより、換言すると、デバ
ッグにて確認したいターゲットプログラムの箇所に未使
用のポートをハイレベルまたはローレベルにする命令を
一時的に追加することにより、当該ポートをロジックア
ナライザ等の計測器で測定する方法がある。然し乍ら、
従来の未使用のポートを利用したデバッグ方法では、予
めターゲートプログラムを一時的に変更し、且つデバッ
グ終了後にターゲットプログラムを元に戻す煩雑なソフ
トウェアの変更作業を必要とするだけでなく、デバッグ
終了後にターゲートプログラムを元に戻すのを忘れてト
ラブルが生じることがある。
イクロコンピュータにおけるデバッグ手法の一種とし
て、プログラムの或るルーチンを通過した時に各ポート
（Ｐ１）〜（Ｐ８）のうちの未使用のものを利用して、
そのポートをアクティブにするようにターゲットプログ
ラムを一時的に変更することにより、換言すると、デバ
ッグにて確認したいターゲットプログラムの箇所に未使
用のポートをハイレベルまたはローレベルにする命令を
一時的に追加することにより、当該ポートをロジックア
ナライザ等の計測器で測定する方法がある。然し乍ら、
従来の未使用のポートを利用したデバッグ方法では、予
めターゲートプログラムを一時的に変更し、且つデバッ
グ終了後にターゲットプログラムを元に戻す煩雑なソフ
トウェアの変更作業を必要とするだけでなく、デバッグ
終了後にターゲートプログラムを元に戻すのを忘れてト
ラブルが生じることがある。
【０００５】そこで本発明は、ソフトウェアの変更を一
切要することなく未使用のポートを利用してデバッグを
行なうことのできるマイクロコンピュータ等の情報処理
装置を提供することを技術的課題とするものである。
切要することなく未使用のポートを利用してデバッグを
行なうことのできるマイクロコンピュータ等の情報処理
装置を提供することを技術的課題とするものである。
【０００６】
【課題を解決するための手段】本発明は、上記した各課
題を達成するための技術的手段として、情報処理装置を
次のように構成した。即ち、プログラムの或るルーチン
を通過した時に未使用のポートをアクティブにしてデバ
ッグ処理を行なう機能を備えたマイクロコンピュータ等
の情報処理装置において、予め設定記憶されたモニター
すべきアドレスとプログラムカウンタのアドレスとが一
致したか否かを判別する比較手段と、デバック処理に利
用できる未使用ポートが選択されて設定されたデバッグ
ポート記憶手段と、前記比較手段から一致判別による信
号が入力された時に前記デバッグポート記憶手段に設定
のポートをアクティブにするポート選択手段、このポー
ト選択手段によりアクティブとされるポートをハイレベ
ルまたはローレベルの何れにするかを選択するデバッグ
アウトプットセレクト手段とからなるデバッグ機能回路
部を備えたことを特徴として構成されている。
題を達成するための技術的手段として、情報処理装置を
次のように構成した。即ち、プログラムの或るルーチン
を通過した時に未使用のポートをアクティブにしてデバ
ッグ処理を行なう機能を備えたマイクロコンピュータ等
の情報処理装置において、予め設定記憶されたモニター
すべきアドレスとプログラムカウンタのアドレスとが一
致したか否かを判別する比較手段と、デバック処理に利
用できる未使用ポートが選択されて設定されたデバッグ
ポート記憶手段と、前記比較手段から一致判別による信
号が入力された時に前記デバッグポート記憶手段に設定
のポートをアクティブにするポート選択手段、このポー
ト選択手段によりアクティブとされるポートをハイレベ
ルまたはローレベルの何れにするかを選択するデバッグ
アウトプットセレクト手段とからなるデバッグ機能回路
部を備えたことを特徴として構成されている。
【０００７】
【作用】デバッグ機能回路部において、プログラムカウ
ンタに格納される次に実行すべき命令のアドレスが予め
設定記憶されたモニターすべきアドレスに一致した時
に、比較手段から一致判別信号がポート選択手段に入力
され、それによりポート選択手段がデバッグポート記憶
手段に設定の未使用ポートをデバッグアウトプットセレ
クト手段により選択指定されたレベルにアクティブと
し、このポートを従来通りロジックアナライザー等の計
測器で測定してデバッグが行なわれる。
ンタに格納される次に実行すべき命令のアドレスが予め
設定記憶されたモニターすべきアドレスに一致した時
に、比較手段から一致判別信号がポート選択手段に入力
され、それによりポート選択手段がデバッグポート記憶
手段に設定の未使用ポートをデバッグアウトプットセレ
クト手段により選択指定されたレベルにアクティブと
し、このポートを従来通りロジックアナライザー等の計
測器で測定してデバッグが行なわれる。
【０００８】このようにハードウェア構成のデバッグ機
能回路部を付設して未使用ポートを利用するデバッグ機
能を備える構成としたので、従来のようにソフトトウェ
アの手法によりターゲットプーグラムを一時的に変更
し、且つデバッグ処理終了後に元に戻す煩雑なソフトウ
ェアによる変更作業を解消できるとともに、ターゲット
プログラムを元に戻すのを忘れるといったトラブルの発
生が絶無となる。
能回路部を付設して未使用ポートを利用するデバッグ機
能を備える構成としたので、従来のようにソフトトウェ
アの手法によりターゲットプーグラムを一時的に変更
し、且つデバッグ処理終了後に元に戻す煩雑なソフトウ
ェアによる変更作業を解消できるとともに、ターゲット
プログラムを元に戻すのを忘れるといったトラブルの発
生が絶無となる。
【０００９】
【実施例】以下、本発明の好適な一実施例について図面
を参照しながら詳述する。図１はマイクロコンピュータ
に適用した場合を例示した本発明の一実施例の全体のブ
ロック構成図であり、同図において図４と同一若しくは
同等のものには同一の符号を付してその説明を省略す
る。そして、図４と相違する点は、図４にデバッグ機能
回路部（１２）を付加した構成のみである。即ち、未使
用のポートを利用するデバッグ機能をハードウェア構成
で具備することによりソフトウェアの変更を一切不要に
しようとするものである。
を参照しながら詳述する。図１はマイクロコンピュータ
に適用した場合を例示した本発明の一実施例の全体のブ
ロック構成図であり、同図において図４と同一若しくは
同等のものには同一の符号を付してその説明を省略す
る。そして、図４と相違する点は、図４にデバッグ機能
回路部（１２）を付加した構成のみである。即ち、未使
用のポートを利用するデバッグ機能をハードウェア構成
で具備することによりソフトウェアの変更を一切不要に
しようとするものである。
【００１０】このデバッグ機能回路部（１２）の詳細を
図２に示す。同図において、デバッグにてモニターすべ
き所要のアドレスがそれぞれ各デバッグアドレスレジス
タ（ＤＡ１）〜（ＤＡｎ）に予め格納され、フェッチサ
イクルにおいて、各デバッグアドレスレジスタ（ＤＡ
１）〜（ＤＡｎ）にそれぞれ格納されているアドレスと
プログラムカウンタ（９）に格納されたアドレスとが個
々の各比較器（ＣＰ１）〜（ＣＰｎ）で比較され、この
比較したアドレスが一致した時にその比較器（ＣＰ１）
〜（ＣＰｎ）の出力信号がアクティブとなる。
図２に示す。同図において、デバッグにてモニターすべ
き所要のアドレスがそれぞれ各デバッグアドレスレジス
タ（ＤＡ１）〜（ＤＡｎ）に予め格納され、フェッチサ
イクルにおいて、各デバッグアドレスレジスタ（ＤＡ
１）〜（ＤＡｎ）にそれぞれ格納されているアドレスと
プログラムカウンタ（９）に格納されたアドレスとが個
々の各比較器（ＣＰ１）〜（ＣＰｎ）で比較され、この
比較したアドレスが一致した時にその比較器（ＣＰ１）
〜（ＣＰｎ）の出力信号がアクティブとなる。
【００１１】デバッグにて利用すべき未使用のポート
が、各デバッグアドレスレジスタ（ＤＡ１）〜（ＤＡ
ｎ）と１対１で対応する各デバッグポートレジスタ（Ｄ
Ｐ１）〜（ＤＰｎ）に個々に選択的に設定記憶されてお
り、この各デバッグポートレジスタ（ＤＰ１）〜（ＤＰ
ｎ）に個々に対応して設けられた各ポート選択器（ＰＳ
１）〜（ＰＳｎ）は、各々の対応する比較器（ＣＰ１）
〜（ＣＰｎ）の出力信号がアクティブになった時に各々
の対応するデバッグポートレジスタ（ＤＰ１）〜（ＤＰ
ｎ）に記憶されているポートをアクティブにする。この
アクティブにすべきポートをハイレベルにするかローレ
ベルにするかの選択は、デバッグアウトプットセレクト
レジスタ（ＤＯＰ）により指令される。即ち、このデバ
ッグアウトプットセレクトレジスタ（ＤＯＰ）の各ビッ
トが各デバッグアドレスレジスタ（ＤＡ１）〜（ＤＡ
ｎ）に１対１で対応しており、この各ビット出力が対応
する比較器（ＣＰ１）〜（ＣＰｎ）の出力とともに個々
の排他的論理和回路（ＸＯＲ１）〜（ＸＯＲｎ）に入力
されていることにより、プログラムカウンタ（９）とデ
バッグアドレスレジスタ（ＤＡ１）〜（ＤＡｎ）との各
アドレスの一致により出力信号がアクティブとなった比
較器（ＣＰ１）〜（ＣＰｎ）に対応するポート（Ｐ１）
〜（Ｐｎ）をハイレベルにするかローレベルにするか
は、デバッグアウトプットセレクトレジスタ（ＤＯＰ）
の対応するビットに設定記憶されている値により決定さ
れる。
が、各デバッグアドレスレジスタ（ＤＡ１）〜（ＤＡ
ｎ）と１対１で対応する各デバッグポートレジスタ（Ｄ
Ｐ１）〜（ＤＰｎ）に個々に選択的に設定記憶されてお
り、この各デバッグポートレジスタ（ＤＰ１）〜（ＤＰ
ｎ）に個々に対応して設けられた各ポート選択器（ＰＳ
１）〜（ＰＳｎ）は、各々の対応する比較器（ＣＰ１）
〜（ＣＰｎ）の出力信号がアクティブになった時に各々
の対応するデバッグポートレジスタ（ＤＰ１）〜（ＤＰ
ｎ）に記憶されているポートをアクティブにする。この
アクティブにすべきポートをハイレベルにするかローレ
ベルにするかの選択は、デバッグアウトプットセレクト
レジスタ（ＤＯＰ）により指令される。即ち、このデバ
ッグアウトプットセレクトレジスタ（ＤＯＰ）の各ビッ
トが各デバッグアドレスレジスタ（ＤＡ１）〜（ＤＡ
ｎ）に１対１で対応しており、この各ビット出力が対応
する比較器（ＣＰ１）〜（ＣＰｎ）の出力とともに個々
の排他的論理和回路（ＸＯＲ１）〜（ＸＯＲｎ）に入力
されていることにより、プログラムカウンタ（９）とデ
バッグアドレスレジスタ（ＤＡ１）〜（ＤＡｎ）との各
アドレスの一致により出力信号がアクティブとなった比
較器（ＣＰ１）〜（ＣＰｎ）に対応するポート（Ｐ１）
〜（Ｐｎ）をハイレベルにするかローレベルにするか
は、デバッグアウトプットセレクトレジスタ（ＤＯＰ）
の対応するビットに設定記憶されている値により決定さ
れる。
【００１２】尚、前述の各デバッグアドレスレジスタ
（ＤＡ１）〜（ＤＡｎ）、デバッグポートレジスタＤＰ
１）〜（ＤＰｎ）およびテバッグアウトプットセレクト
レジスタ（ＤＯＰ）にそれぞれ所要の値を設定記憶する
ために、以下のコマンドを有している。即ち、デバッグ
アドレスレジスタ（ＤＡ１）〜（ＤＡｎ）にモニターす
べきアドレスをセットするためのデバッグアドレス設定
コマンド、デバッグアドレスレジスタ（ＤＡ１）〜（Ｄ
Ａｎ）にセットされているアドレスをイニシャライズす
るためのデバッグアドレスイニシャライズコマンド、デ
バッグに使用する未使用ポートを初期設定するためのデ
バッグポートイニシャライズコマンドおよびデバッグモ
ードの設定または解除を行なうためのデバックモードコ
マンドを有している。
（ＤＡ１）〜（ＤＡｎ）、デバッグポートレジスタＤＰ
１）〜（ＤＰｎ）およびテバッグアウトプットセレクト
レジスタ（ＤＯＰ）にそれぞれ所要の値を設定記憶する
ために、以下のコマンドを有している。即ち、デバッグ
アドレスレジスタ（ＤＡ１）〜（ＤＡｎ）にモニターす
べきアドレスをセットするためのデバッグアドレス設定
コマンド、デバッグアドレスレジスタ（ＤＡ１）〜（Ｄ
Ａｎ）にセットされているアドレスをイニシャライズす
るためのデバッグアドレスイニシャライズコマンド、デ
バッグに使用する未使用ポートを初期設定するためのデ
バッグポートイニシャライズコマンドおよびデバッグモ
ードの設定または解除を行なうためのデバックモードコ
マンドを有している。
【００１３】次に、前記実施例におけるデバッグ処理に
ついて図３のフローチャトを参照しながら説明する。即
ち、本発明は、ストアードプログラム方式のマイクロコ
ンピュータにおいてプログラムが実行される場合のフェ
ッチサイクル時に図３のフーチャートによる処理を付加
するものである。先ず、比較カウンタを「１」に設定し
て初期化（ステップＳ１）した後に、この比較カンウタ
に設定した「１」に対応する第１のデバッグアドレスレ
ジスタ（ＤＡ１）の設定アドレスとプログラムカウンタ
（９）のアドレスが一致するか否かを対応する比較器
（ＣＰ１）で比較される（ステップＳ２）。
ついて図３のフローチャトを参照しながら説明する。即
ち、本発明は、ストアードプログラム方式のマイクロコ
ンピュータにおいてプログラムが実行される場合のフェ
ッチサイクル時に図３のフーチャートによる処理を付加
するものである。先ず、比較カウンタを「１」に設定し
て初期化（ステップＳ１）した後に、この比較カンウタ
に設定した「１」に対応する第１のデバッグアドレスレ
ジスタ（ＤＡ１）の設定アドレスとプログラムカウンタ
（９）のアドレスが一致するか否かを対応する比較器
（ＣＰ１）で比較される（ステップＳ２）。
【００１４】いま、比較した両アドレスが一致した場
合、この第１の比較器（ＣＰ１）に対応するデバッグア
ウトプットセレクトレジスタ（ＤＯＰ）のビットの値を
プッシュしてスタックへの退避を行なう（ステップＳ
３）。次に、デバッグアウトプットセレクトレジスタ
（ＤＯＰ）において比較カウンタの値分だけ右シフトし
（ステップＳ４）た後に、このデバッグアウトプットセ
レクトレジスタ（ＤＯＰ）にポップしてスタックに退避
してある値を呼び戻す（ステップＳ５）。続いて、ステ
ップＳ４でのデバッグアウトプットセレクトレジスタ
（ＤＯＰ）の右ヒフトの実行によるキャリーフラグの状
態をチエックし（ステップＳ６）、ここでキャリーが有
ったと判別された場合には、対応するデバッグポートレ
ジスタ（ＤＰ１）に設定記憶されている未使用ポートが
ハイレベルになるよう対応するポート選択器（ＰＳ１）
でアクティブにされる（ステップＳ７）。一方、ステッ
プＳ６においてキャリーが無かったと判別された場合に
は、対応するデバッグポートレジスタ（ＤＰ１）に設定
記憶されている未使用ポートがローレベルになるよう対
応するポート選択器（ＰＳ１）でアクティブにされ（ス
テップＳ８）、このポートを従来と同様にロジックアナ
ライザー等の計測器を用いて測定することによりデバッ
グが行なわれる。
合、この第１の比較器（ＣＰ１）に対応するデバッグア
ウトプットセレクトレジスタ（ＤＯＰ）のビットの値を
プッシュしてスタックへの退避を行なう（ステップＳ
３）。次に、デバッグアウトプットセレクトレジスタ
（ＤＯＰ）において比較カウンタの値分だけ右シフトし
（ステップＳ４）た後に、このデバッグアウトプットセ
レクトレジスタ（ＤＯＰ）にポップしてスタックに退避
してある値を呼び戻す（ステップＳ５）。続いて、ステ
ップＳ４でのデバッグアウトプットセレクトレジスタ
（ＤＯＰ）の右ヒフトの実行によるキャリーフラグの状
態をチエックし（ステップＳ６）、ここでキャリーが有
ったと判別された場合には、対応するデバッグポートレ
ジスタ（ＤＰ１）に設定記憶されている未使用ポートが
ハイレベルになるよう対応するポート選択器（ＰＳ１）
でアクティブにされる（ステップＳ７）。一方、ステッ
プＳ６においてキャリーが無かったと判別された場合に
は、対応するデバッグポートレジスタ（ＤＰ１）に設定
記憶されている未使用ポートがローレベルになるよう対
応するポート選択器（ＰＳ１）でアクティブにされ（ス
テップＳ８）、このポートを従来と同様にロジックアナ
ライザー等の計測器を用いて測定することによりデバッ
グが行なわれる。
【００１５】その後に、比較カウンタの値を「１」だけ
インクリメントし（ステップＳ９）、この比較カウンタ
の値が「ｎ」以上になったか否かを判別される。この
「ｎ」は、比較器（ＣＰ１）〜（ＣＰｎ）、デバッグア
ドレスレジスタ（ＤＡ１）〜（ＤＡｎ）、デバッグポー
トレジスタ（ＤＰ１）〜（ＤＰｎ）およびポート選択器
（ＰＳ１）〜（ＰＳｎ）の各々の数であり、従って、ス
テップＳ１０ではデバック処理すべく各デバッグアドレ
スレジスタ（ＤＡ１）〜（ＤＡｎ）にそれぞれ設定され
た各アドレスの全てについて前述のデバッグ処理が行な
われたか否かの判別を行なっており、比較カウンタの値
が「ｎ」以上であると判別されるまで、上述のステップ
Ｓ２乃至ステップＳ７またはステップＳ８の処理が繰り
返される。尚、デバッグアドレスレジスタ（ＤＡ１）〜
（ＤＡｎ）の設定アドレスとプログラムカウンタ（９）
のアドレスが対応する比較器（ＣＰ１）〜（ＣＰｎ）で
不一致であると判別され（ステップＳ２）た場合には、
その都度比較カウンタの値を「１」だけ順次インクリメ
ントし（ステップＳ９）、その比較カウンタの値が
「ｎ」以上と判別（ステップＳ１０）されるまでステッ
プＳ２にジャンプして同様の処理を繰り返し、「ｎ」以
上であると判別され（ステップＳ１０）た時点で本発明
に係わる処理を終了する。
インクリメントし（ステップＳ９）、この比較カウンタ
の値が「ｎ」以上になったか否かを判別される。この
「ｎ」は、比較器（ＣＰ１）〜（ＣＰｎ）、デバッグア
ドレスレジスタ（ＤＡ１）〜（ＤＡｎ）、デバッグポー
トレジスタ（ＤＰ１）〜（ＤＰｎ）およびポート選択器
（ＰＳ１）〜（ＰＳｎ）の各々の数であり、従って、ス
テップＳ１０ではデバック処理すべく各デバッグアドレ
スレジスタ（ＤＡ１）〜（ＤＡｎ）にそれぞれ設定され
た各アドレスの全てについて前述のデバッグ処理が行な
われたか否かの判別を行なっており、比較カウンタの値
が「ｎ」以上であると判別されるまで、上述のステップ
Ｓ２乃至ステップＳ７またはステップＳ８の処理が繰り
返される。尚、デバッグアドレスレジスタ（ＤＡ１）〜
（ＤＡｎ）の設定アドレスとプログラムカウンタ（９）
のアドレスが対応する比較器（ＣＰ１）〜（ＣＰｎ）で
不一致であると判別され（ステップＳ２）た場合には、
その都度比較カウンタの値を「１」だけ順次インクリメ
ントし（ステップＳ９）、その比較カウンタの値が
「ｎ」以上と判別（ステップＳ１０）されるまでステッ
プＳ２にジャンプして同様の処理を繰り返し、「ｎ」以
上であると判別され（ステップＳ１０）た時点で本発明
に係わる処理を終了する。
【００１６】
【発明の効果】以上のように本発明の情報処理装置によ
ると、ハードウェア構成のデバッグ機能回路部を付設し
て未使用ポートを利用するデバッグ機能を備える構成と
したので、従来のようにソフトトウェアの手法によりタ
ーゲットプーグラムを一時的に変更し、且つデバッグ処
理終了後に元に戻すソフトウェアによる煩雑な変更作業
を一切解消できるとともに、ターゲットプログラムを元
に戻すのを忘れるといったトラブルの発生が絶無とな
る。
ると、ハードウェア構成のデバッグ機能回路部を付設し
て未使用ポートを利用するデバッグ機能を備える構成と
したので、従来のようにソフトトウェアの手法によりタ
ーゲットプーグラムを一時的に変更し、且つデバッグ処
理終了後に元に戻すソフトウェアによる煩雑な変更作業
を一切解消できるとともに、ターゲットプログラムを元
に戻すのを忘れるといったトラブルの発生が絶無とな
る。
【図１】本発明の一実施例のブロック構成図である。
【図２】同上、要部の詳細なブロック構成図である。
【図３】同上、フローチャートである。
【図４】従来装置のブロック図である。
９ プログラムカウンタ １２ デバッグ機能回路部 ＣＰ１〜ＣＰｎ 比較器（比較手段） ＤＰ１〜ＤＰｎ デバッグポートレジスタ（デバッグポ
ート記憶手段） ＰＳ１〜ＰＳｎ ポート選択器（ポート選択手段） ＤＯＰ デバッグアウトプットセレクトレジスタ（デバ
ッグアウトプットセレクト手段） Ｐ１〜Ｐｎ ポート
ート記憶手段） ＰＳ１〜ＰＳｎ ポート選択器（ポート選択手段） ＤＯＰ デバッグアウトプットセレクトレジスタ（デバ
ッグアウトプットセレクト手段） Ｐ１〜Ｐｎ ポート
Claims (1)
- 【請求項１】 プログラムの或るルーチンを通過した時
に未使用のポートをアクティブにしてデバッグ処理を行
なう機能を備えたマイクロコンピュータ等の情報処理装
置において、予め設定記憶されたモニターすべきアドレ
スとプログラムカウンタのアドレスとが一致したか否か
を判別する比較手段と、デバック処理に利用できる未使
用ポートが選択されて設定されたデバッグポート記憶手
段と、前記比較手段から一致判別による信号が入力され
た時に前記デバッグポート記憶手段に設定のポートをア
クティブにするポート選択手段と、このポート選択手段
によりアクティブとされるポートをハイレベルまたはロ
ーレベルの何れにするかを選択するデバッグアウトプッ
トセレクト手段とからなるデバッグ機能回路部を備えた
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102296A JPH06314212A (ja) | 1993-04-28 | 1993-04-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102296A JPH06314212A (ja) | 1993-04-28 | 1993-04-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314212A true JPH06314212A (ja) | 1994-11-08 |
Family
ID=14323659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102296A Pending JPH06314212A (ja) | 1993-04-28 | 1993-04-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314212A (ja) |
-
1993
- 1993-04-28 JP JP5102296A patent/JPH06314212A/ja active Pending
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