JPH06314489A - 電子装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速なデータ処理を可能にすること。 【構成】 第１メモリ（８０）と第２メモリ（５）はプ
ロセッサ（８）が発生する共通のアドレス信号（アドレ
ス）及びアドレスストローブ信号（ＲＡＳ）に基づいて
作動すると共に、第２メモリ（５）の第２アクセス回路
内直列レジスタ回路（２０）がプロセッサ（８）と非同
期に記憶データを外部へ出力するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子装置に関し、更に詳
しくは、例えばビデオデータのような多量のデータに対
し直列／並列アクセス処理が可能な電子装置に関する。

【０００２】

【従来技術】ビデオディスプレイは、ワードプロセッ
サ、ホームコンピュータ、ビジネスコンピュータ及びタ
ーミナル等これと同様の装置のような広範囲のマイクロ
コンピュータに基づく電子装置で使用されている。この
ようなシステムの典型的な仕様装備の中のビデオ画面上
に表示されるデータはビデオメモリから読出される。ビ
デオメモリはビットマッピングされ、即ちメモリアレイ
内に記憶されるデータと（画素と呼ばれる）画面上の目
で見ることのできる点との間の一対一対応を含んでい
る。メモリは特にカラービデオの場合には非常に大規模
なものでなくてはならず、ビデオデータへのアクセスレ
ートは、２０MHz 又はそれ以上の速度で非常に高速であ
る必要がある。更に有効期間のほぼ何分の１かの期間に
更新を行えるようにマイクロコンピュータは、メモリに
アクセスしなければならずメモリの操作速度に関する要
請をさらにきびしくしている。速度に関する要請は、バ
イポーラ又は、スタティックMOS RAM を使うことによっ
て満足することができるであろうがこれらの装置は、コ
スト高でビット密度が低い為システム自体の大きさ及び
複雑製が増し、電子装置のコストは高くなってしまう。

【０００３】ワントランジスタダイナミックセルを使う
Ｎチャンネルシリコンゲート MOS型メモリ装置では、セ
ルのサイズを最少にすることができ、ビット密度を上
げ、コストを低減することができる。故に、これらはコ
ンピュータやデジタル装置に最も広範囲に使用されてい
る。このような装置を非常に大量に生産することによっ
て、「ラーニングカーブ」の法則に従いコストは低下の
一途をたどり、生産量の増加に伴いこのコストの低下現
象が続く傾向にある。さらに、描線の解像度やその他の
工程技術が改良されたことが要因となってビット密度
は、装置あたり最近１０年間で１Ｋから４Ｋまでの増加
を実現することができた。今日では１６Ｋから６４Ｋビ
ットの装置が大量生産され２５６Ｋビット又は１メガビ
ットの装置が設計されている。 MOSダイナミックRAM は
バイポーラやスタティックMOS RAM に比べ比較的アクセ
スタイムが低速であるが現在の生産のすう勢では高速ダ
イナミックRAM は、通常歩留りが低く故に最も高価であ
る。直列ポートを持つダイナミックRAM 装置は、G.R.Mo
han Rao に付与された米国特許第4,347,587 号、Donald
J. Redwine, Lionel S.White 及びG.R.Mohan Raoに付
与された米国特許第4,281,401 号及び第 4,330,852号、
及びDonald J. Redwine に付与された米国特許第 4,32
2,635号及び第4,321,695 号に開示されている。これら
は全てテキサス・インスツルメンツに譲渡されている。
これらの装置は、米国特許第 4,239,993号に説明される
広範囲に使用されている６４Ｋビット「バイ１」ダイナ
ミックRAM 装置と構造が同様であるが直列I/O の為に２
５６ビット直列シフトレジスタが加えられている。

【０００４】

【発明の概要】本発明は、第１のクロック信号で作動
し、アドレス信号、アドレスストローブ信号及び直列ア
クセス信号を発生するプロセッサと、上記アドレス信号
及びアドレスストローブ信号に基づいて作動する第１メ
モリと、メモリアレイと、上記アドレス信号及びアドレ
スストローブ信号に基づいて上記メモリアレイをアクセ
スし且つ並列データを入出力可能な第１アクセス回路
と、記憶したデータを第２のクロック信号で外部へ出力
する直列レジスタ回路を含み且つ上記アドレス信号、ア
ドレスストローブ信号及び直列アクセス信号に基づいて
上記メモリアレイをアクセスする第２アクセス回路とを
含む第２メモリ、を含む電子装置である。この構成によ
り、直列データのロードを他のポートによるメモリアク
セスの能力を低下させずに独立して行うことができ、さ
らに、同一のアドレス情報を複数メモリに同時に送れる
ため同時にアクセス可能であり、例えばフルカラー処理
のような多量の混合色データの高速処理、並びにその処
理と独立かつ非同期で混合色直列データを高速出力する
ことが可能になる。

【０００５】

【実施例】図１を参照すると、本発明のデュアルポー
ト、ビットマップメモリ装置を使うビデオディスプレイ
装置が図示されている。従来のラスター走査 CRT形式の
ビデオディスプレイ１が使用され、このディスプレイに
対するビデオ信号入力２は、約２０MHz 又はそれ以上の
ビットレートのビット直列データから成る。標準のテレ
ビ信号は、毎秒６０フレームを提供し、とびこし走査で
各フレームごとに５１２の走査線を提供し、各々の走査
線は、数百の点又は画素から成ると考えることができ
る。これらの数のデータの発生は２０MHz のオーダーで
行われる。黒白画像に対しては、各々の点は、単純な白
又は黒の表示の為に要する１ビットから１６の濃淡の灰
色を表示する為に要するだいたい４ビットまでによって
規定される。色を示す為には、３又は４ストリーム又は
プレーンのデータが必要でたとえ比較的簡単なディスプ
レイの場合でも画素１つに対して少なくとも１バイト
（＝８ビット）のデータを必要とする。縦横走査及び同
期回路３及びビデオ信号形成回路４はこの発明の一部で
はなく、ここでは説明しないが、必要とされる完全なテ
レビモニター又は受信器がディスプレイ１と共働してい
ると仮定する。入力２の上のビデオデータは後で説明す
るビットマップビデオメモリ５から受けとったものであ
り、このメモリは、２つのレベルを持つ白黒ディスプレ
イのような簡単な例の場合には、ビデオ画面１上の対応
する各々のビットに対し１ビットを有している。メモリ
５は、直列ポート２の他に「並列」ポート６を有してい
て、このポート６は、マイクロコンピュータ（又はマイ
クロプロセッサ）８の多重アドレス／データ入力／出力
バス７に接続される。メモリ５は、バス７上のアドレス
を受けとって直列ポート２の為のアドレスを規定し、並
列ポート６を介したメモリへの書込み（又はメモリから
の読出し）を行う為のアドレスも規定している。マイク
ロコンピュータ８をメモリ５に接続する制御バス９は、
基礎クロック周期φを提供している。このクロック周期
φは、直列ビデオデータを回線２の上にクロック出力さ
せ、メモリ装置及びマイクロコンピュータの特徴に従っ
て必要とされるアドレスラッチ、反転RAS 、反転CAS 、
直列選択、書込み可能等といったメモリ制御信号も出力
させている。

【０００６】メモリ５は、メモリセルの行列から成りビ
デオディスプレイ１のサイズ及び形式と選択したメモリ
の形式とに従って区分されたメモリアレイ１０を有して
いる。即ち、標準の２つのレベルを持つ白黒テレビラス
タ走査には、完全な１フレーム当たり約５１２×５１２
又は２５６Ｋビットのメモリが必要とされるので、６４
Ｋメモリ装置が使用される場合メモリ５を構成する為に
は４つ必要となる。これら４つのメモリは、回線２上に
交互に２５６ビットのブロックに対する出力を接続して
いるが或いは他の形式も適宜に使うことができる。解像
度の低い白黒ディスプレイは、たった１つの６４Ｋメモ
リアレイを使用し２５６×２５６の画素を提供してい
る。図１のシステムで使用されるメモリ装置５の一例を
図２に示す。これは、McAlexander, White, 及び Raoに
付与され、テキサス・インスツルメンツに譲渡された米
国特許第 4,239,993号に示すワントランジスタ型セルを
使った６４ＫビットMOSダイナミック読出し／書込みメ
モリであってこれに直列レジスタが加えられていて、ラ
ンダムアクセス部分はこの実施例ではバイトの規模にな
っていて典型的８ビットマイクロコンピュータ８に適合
させてある。

【０００７】以下で説明する通り、例えば８チップを含
むようにメモリが区分される場合個々の装置はＸ１メモ
リであってこれらの８つの部分は、マイクロコンピュー
タによってアクセスされるように並列して接続される。
Ｘ４メモリのような他の区分方法も用いることはでき
る。図２のメモリ装置は、典型的に全ての装置が２４本
のピン又は端子を持つ標準のデュアルインラインパッケ
ージ内に通常搭載される約１／30スクエアインチ（約0.
213 cm² ）のサイズの１つのシリコンチップに含まれる
Ｎチャンネル自己整合シリコンゲート二重ポリシリコン
層MOS 技術で形成される。この例では、装置は２５６の
行及び２５６の列から成る通例のパターンに配置され、
各々が３２７６８個のセルを含む２つの半分部分２０
ａ、２０ｂに二等分されたアレイを有している。２５６
本の行又はＸ線のうち、アレイの半分部分１０ａに１２
８本、もう半分の部分１０ｂに１２８本が存在する。２
５６本の列又はＹ線はアレイのそれぞれの半分部分１０
ａ及び１０ｂに半分が割り当てられるように二等分され
る。アレイの中央には ２５６のセンス増幅器１１があ
る。これらは、White, McAdams及びRedwine に付与し、
これもテキサス・インスツルメンツに譲渡された上記米
国特許第 4,239,993号又は米国特許第4,081,701 号に開
示された発明に従って作った差動形式双安定回路であ
る。各々のセンス増幅器は、列線の中央に接続されるの
で、１２８のメモリセルは半分の列線によってそれぞれ
の側の各々のセンス増幅器に接続される。チップはただ
１つの５Ｖ電源 Vdd及び接地端子 Vssのみを必要とす
る。

【０００８】二等分された行又は、Ｘアドレスデコーダ
１２は、１６本の回線１３によって８つのアドレスバッ
ファ又はラッチ回路１４に接続される。バッファ１４
は、Reese, White及びMcAlexander 付与されテキサス・
インスツルメンツに譲渡された米国特許第4,288,706 号
に開示される発明に従って形成されている。８つのアド
レス入力端子１５によって８ビット×アドレスがアドレ
スバッファ１４の入力に与えられる。Ｘデコーダ１２
は、バス７を介しマイクロコンピュータ８から受けとっ
た入力端子上の８ビットアドレスによって規定される２
５６本の行線のいずれか１本を選択する機能を行う。列
アドレスも入力ピン１５で受けとられ、列アドレスラッ
チ１６の中でラッチされる。バイト規模のランダムアク
セスデータ入力／出力に関しては、マイクロコンピュー
タは、いくつかあるチップの中のいずれかを選択する為
に追加の列アドレスビットを出力するが、列アドレスビ
ットは５つのみ必要とされる。これらのチップは、従来
構造のチップ選択デコーダによって制御されている。列
アドレスラッチ１６の出力は回線１７によってアレイの
中央にあるデコーダ１８に接続され、２５６本の列線の
うち８本を選択し８本の回線１９上にバイト規模の入力
／出力を発生する。ダミーセル（図示せず）は、通常の
実装方法通りに各々のセンス増幅器の各側に含まれる。

【０００９】故に上記で説明した通り、メモリ装置は、
バイト規模又はその他の並列アクセスが可能な形式の標
準のダイナミックRAM と同様である。しかしながら本発
明に従うと、単１ビット又はバイト規模のランダムアク
セスに加えて直列の入力／出力が可能である。２つ別々
の半分部分２０ａ及び２０ｂに二等分された２５６ビッ
ト直列シフトレジスタ２０を利用し半分部分はそれぞれ
アレイ１０の相対する両側に位置される。シフトレジス
タ２０は、一方の側の１２８の転送ゲート２１ａ又は、
他方の側の同数の転送ゲート２１ｂによって読出しサイ
クルにはアレイ１０の列線からロードされ、書込みサイ
クルには列線にロードする。（これは、図１に示す最も
簡単な応用例には必要ない。）直列書込みの為の装置へ
のデータ入力は、マルチプレクス回路２３を介しシフト
レジスタの半分部分の入力２４ａ及び２４ｂに接続され
るデータ入力端子２２から行われる。データは、回線２
５ａ、２５ｂからデータ出力マルチプレクス回路２６、
バッファ及びデータ出力端子２７を通ってレジスタの半
分部分２０ａ、２０ｂから直列に読出される。シフトレ
ジスタ２０ａ及び２０ｂは、クロックΦによって操作さ
れ、クロックφは、各々のクロックサイクルに対し２段
を持つレジスタの段を通しビットをシフトする為に使用
される。読出し操作の為に、２５６ビットの二等分した
レジスタ２０ａ、２０ｂから２５６ビットを出力するに
は１２８サイクルのクロックΦの期間だけですむ。ゲー
ト２１ａ、２１ｂに制御信号ΦＴが与えられると、２５
６ビットのシフトレジスタとアレイの半分部分１０ａ、
１０ｂ内の２５６本の列線とが接続される。直列書込み
操作では、Xwによって（ラッチ１４内のアドレスによっ
て選択された）１本の行線がアクティブにされ、この行
のメモリセルの中へデータが書込まれた後でセンス増幅
器１１は、ΦＴの後に発生するΦｓによって操作され、
列線をフル論理レベルにセットする。直列読出しサイク
ルは入力１５上のアドレスによって開始する。このアド
レスは、解読され２５６本のＸ又は行アドレス線（及び
反対側のダミーセル）をアクティブにする。センス増幅
器１１は次にΦｓクロックによってアクティブとなり列
線をフル論理レベルにセットし、さらにΦＴによってア
クティブにされた転送ゲート２１ａ及び２１ｂは２５６
ビットを選択した行線から対応するシフトレジスタの半
分部分２０ａ、２０ｂへと移動させる。次にシフトクロ
ックΦが与えられ、２５６ビットは各クロックサイクル
ごとに２段で処理を行うマルチプレクス回路２６を介し
直列形式で出力ピン２７上に移動され、故に１２８クロ
ックΦサイクルを必要とする。出力ピン２７は図１のビ
デオ入力２に接続される。

【００１０】図３のａに示す行アドレスストローブ反転
RAS が制御入力２８に与えられるとき、Ｘアドレスが入
力１５に現われなくてはならない。図３のｂに示す列ア
ドレスストローブ反転CAS 、及び読出し／書込み制御反
転Ｗは、装置にランダム並列アクセスを行うその他の制
御信号２８である。これらの入力は、クロック発生及び
制御回路３０に与えられる。回路３０は装置の種々の部
分の操作を規定するいくつかのクロック及び制御信号を
発生する。例えば、図３のａに示す通り反転RAS が低レ
ベルになると反転RAS から得られるこれらのクロックは
バッファ１４を、その時入力１５に現われる８ビットを
受け入れ、ラッチさせる。行アドレスは、図３のｃで示
す期間中、有効な状態でなくてはならない。直列アクセ
スは入力２９上の反転ＳＳ直列選択命令によって制御さ
れる。直列読出し操作では、図３のｂに示す期間中反転
ＳＳはアクティブロー（低レベル）になり反転Ｗ信号は
高レベルになり、端子２７上のデータ出力は図３のｄに
示す１２８サイクルの期間の間発生する。直列書込みの
操作の間、図３のｂに示す通り反転ＳＳ及び反転Ｗ信号
は、アクティブロー（低レベル）でなくてはならず図３
のｅに示す通り、前の１２８サイクルの期間の間データ
入力ビットは、有効でなくてはならない。行アドレスが
入力１６に発生し反転RAS が低レベルになる度ごとにリ
フレッシュが起こる。故に、シフトレジスタの半分部分
２０ａ及び２０ｂがデータ入力ピン２７を通って読み出
されるときの１２８サイクルの間、新しい行アドレスを
反転 RAS信号といっしょにチップ５内にロードすること
によってリフレッシュを起こすことができる。シフトレ
ジスタ２０ａ及び２０ｂの動作は、ΦＴが発生しない限
り、妨げられることはない。転送命令ΦＴは、反転ＳＳ
によって制御される。シフトレジスタの半分部分２０ａ
及び２０ｂでは、データがシフトして出てゆく一方、直
列するデータがシフトしながら入力されてくるので読出
し操作が開始された直後も書込み操作を始めることがで
きる。図１のシステムでは必要とされないが、この特徴
は他の実施例に関し重要である。

【００１１】図５のｊからｑのタイミング表で示す通
り、並列アクセスは発生する。これらの図は、図３及び
図４のａ−ｉに比較し、時間の尺度が拡大されている点
に注意しなくてはならない。入力２８に行アドレススト
ローブ信号反転RAS が与えられる時、入力１５には、Ｘ
アドレスが存在していなければならない。同様にもう一
方の入力２８に列アドレスストローブ信号反転CAS が与
えられる間は、Ｙ又は列アドレスが入力１５に現れなく
てはならない。入力２８にある読出し書込み制御信号反
転Ｗは、並列するアクセスを行う為の他の制御信号であ
る。反転RAS が図５のｊで示す通り低レベルになる時、
反転RAS から作り出されたクロックによって、バッファ
１４は、入力線１５にその時現われる８ TTLレベルビッ
トを受け入れ、ラッチするようになる。図５のｋで示す
ように反転CAS が低レベルになる時は、ついで回路３０
でクロックが発生され、これによってバッファ１６は入
力１５上の TTLレベルＹアドレスをラッチする。図５の
ｍで示す期間の間行及び列アドレスは有効でなくてはな
らない。読出しサイクルに関しては、入力２９上の反転
Ｗ信号は、図５のｎに示す期間の間高レベルにあって、
端子１９に存在する出力は、図５のｏに示す時間の有効
となる。書込みサイクルについては、図５のｐで示す期
間反転Ｗ信号は低レベルでなくてはならず、図５のｑに
示す期間の間、端子１９上のデータ入力ビットは、有効
でなくてはならない。

【００１２】行アドレスは、次にくる各々のアクセスに
よって１づつインクレメントされるので、端子２２、２
７及びシフトレジスタ２０を介する直列アクセスは、通
常ひき続き連続している。ビデオデータは、次から次へ
と続く２５６ビットの直列ブロックからなる連続するス
トリーム（流れ）であるので、ΦＴ転送クロックが発生
した後の直列アクセスの為の次のアドレスは、常に最後
の行アドレスに１を加えたものになる。最も簡単な実施
例では、マイクロコンピュータ８が、直列読出しの為の
行アドレスを送っているので、各々の直列読出し命令が
発生した後でマイクロコンピュータ内のアドレスカウン
タは、インクレメントされる。この機能は以下で説明す
る通り図２のチップ上で行われる。これに対し、端子１
９を介しての並列アクセスは順番にではなくランダムに
行われ、アドレスはマイクロコンピュータ８内で発生さ
れなければならない。図６では、第２の装置に関するセ
ルアレイ１０の一部及び共働するシフトレジスタ段２０
ａ及び２０ｂが概略図で示されている。アレイの中央に
位置された４つの２５６の同一のセンス増幅器１１は、
半分の４本の列線３８ａ及び３８ｂに接続され、図示さ
れている。各々の半分の列線３８ａ又は３８ｂには、容
量素子４０及びトランジスタ４１を持つ１２８のワント
ランジスタセルが接続される。このセルはＣ−Ｋ Kouに
付与されテキサス・インスツルメンツに譲渡された米国
特許第 4,204,092号又は米国特許第 4,012,757号に開示
される形式のものである。行線４３は、行デコーダ１２
の出力線であって各々の行に含まれる全てのトランジス
タのゲートに接続される。アレイの中には２５６の同一
の行線４３がある。各々の半分の列線３８ａ又は３８ｂ
には、図示されていないが従来の形式のダミーセルが接
続される。Xw（X 書込み）アドレスが左側のアレイの半
分部分１０ａの中の回線４３のうちの１本を選択する
時、これと共働するトランジスタ４１がオンになり、こ
の選択されたセルの為の容量素子４０を半分の列線３８
ａに接続する。一方、同時にこの選択された線の反対側
にあるダミーセルがアクティブになり、ダミー容量素子
を半分の列線３８ｂに接続する。

【００１３】直列I/O レジスタ２０ａ及び２０ｂはセル
アレイの反対側に位置されるシフトレジスタ段５０ａ又
は５０ｂから構成される。各々の段の入力５１は、通常
の方法で次にくる段の出力５２を受けとるように接続さ
れる。レジスタは、チップ外部から与えられるクロック
Φから生まれた２相のクロックΦ１、Φ２と遅延された
クロックΦ１ｄ及びΦ２ｄで操作される。即ち、クロッ
クΦは、反対の位相のもう１つのクロックを発生する為
に使用する。各々のこれらクロックは遅延クロックを発
生する為に使用される。第１段５０ａ又は５０ｂの入力
２４ａ又は２４ｂは、データ入力マルチプレクス回路２
３から接続され、最終段５０ａ及び５０ｂからの出力
は、データ出力マルチプレクス回路２６に与えられる。
転送ゲート２１ａ、２１ｂは、半分の列線３８ａ又は３
８ｂとシフトレジスタ段５０ａ又は５０ｂとの間を直列
に接続するソースからドレインへの電気的パスを持つ２
５６の同一のトランジスタから構成される。トランジス
タ５３のゲートは回線５４によってΦＴのソースに接続
される。シフトレジスタの段５０ａ又は５０ｂは、Dona
ld J. Redwine に付与され、テキサス・インスツルメン
ツに譲渡された米国特許第 4,322,635号に開示される雑
音限界が向上され、高速性能を持つ四位相ダイナミック
ラシオレス（比率の少い）形式である。この形式のシフ
トレジスタ段は、最小のサイズのトランジスタを用い、
低電力消費でさらに高いレートでクロックされることが
可能である。各々のレジスタ段５０ａ又は５０ｂは第１
及び第２のインバータートランジスタ５５、５６といっ
しょになった各々のインバーターの為のクロックロード
トランジスタ５７又は５８から構成される。転送トラン
ジスタ５９又は６０が各々のインバーターを次のインバ
ーターに接続している。負荷装置５７、５８のドレイン
は＋Vddになり、インバータートランジスタ５５及び５
６のソースは、回線６１及び６２上に与えられたΦ１又
はΦ２に接続される。

【００１４】各段の操作は、図４のｆ₁ からｆ₄ に示す
Ｔ₁ からＴ₄ の時間を４つ別々の瞬間に分けた各々の瞬
間における回路の条件を調べることによって理解され
る。時間Ｔ₁ にではΦ１及びΦ１ｄは高レベルであり、
一方Φ２及びΦ２ｄは低レベルである。この時間は、ト
ランジスタ５７、５９がオンになっていて、ノード６
３、６４が高レベルまで充電されている、条件が定まっ
てないプレチャージ期間である。この時間の間トランジ
スタ５８、６０は、オフであり故にレジスタ内のデータ
に応じて、ノード５１及び５２は、高レベル又は低レベ
ルのいずれかとなることになる。Φ２は低レベルでノー
ド６４はプレチャージされるので、トランジスタ５６が
オンになることによって、トランジスタ５６のソース
は、そのソースを通って放電され、低論理の状態または
Vssまで戻る。この動作によってトランジスタ５６のド
レイン・チャンネル及びソースを低論理状態まで下げら
れることでノード６４に好ましい電荷蓄積条件が設定さ
れる。時間Ｔ₂ では、Φ１は低論理となりΦ１ｄは、高
論理のままであるので、この時間の間に、ノード６３及
び６４は充電される。入力ノード５１に、低レベルの電
荷が存在する場合、これらノード６３及び６４は高レベ
ルのままであり、ノード５１に高レベルの電荷が蓄積さ
れている場合、これらノード６３、６４は、トランジス
タ５５を通って Vss（Φ１が低レベル）まで放電するこ
とによって低レベルになる。どちらの場合でも、入力５
１上のデータと逆のデータがノード６４に転送される。
Φ１ｄが低レベルになると、トランジスタ５９はオフに
なり、ノード６４上の電圧が絶縁され、時間Ｔ₃ へと移
る。全てのクロックは低レベルであり回路は、零条件に
設定されている。

【００１５】時間Ｔ₄ では、Ｔ₁ の期間に最初の半分の
段に対し発生した期間と同様の後の半分の段に対する条
件の設定されていないプレチャージ時間が開始し最終的
結果は、Φ２ｄの最後のデータの再び逆の状態を求めた
ものとなり、出力５２上に現れる。故に１ビット又は１
段の遅延時間には、Φ１とΦ１ｄの組とΦ２とΦ２ｄの
組を加えた期間が必要となる。シフトレジスタ段は、ア
レイ１０の相対する両側の列線３８ａ又は３８ｂの１本
おきの線に接続される。二等分にした配置の利点は隣り
あう列線の間ではなく、１本おいた列線同士の２本の線
の間に接続する為に適するように各段ごとに６個のトラ
ンジスタを設計するのはずっと容易になるという点であ
る。ここで示す形式のダイナミックRAM アレイ内の列線
の間の間隔は、数ミクロンである。シフトレジスタを構
成する６つのトランジスタを作る為の配置区域は、明ら
かにこの列線の間隔の２倍となり広くなる。二等分され
たシフトレジスタの半分部分５０ａ、５０ｂの両方をア
レイの同じ側に位置し、半分をもう半分の上部に配置す
ることによっても同じ結果が得られる。偶数ビットが全
てアレイの一方の側に位置され、奇数ビットが全て反対
側に位置された図１又は図３乃至図５の配置は、センス
増幅器の操作に最適なバランスを持つ点で有利である。
１９８２年３月２４日号のエレクトロニクスの１３４頁
に記載される折り重なる（フオールデッド）ビットを使
用するダイナミックRAM は、アレイの同じ側にシフトレ
ジスタの両方の半分部分を有しているが、図６と電気的
に等価に１つおきの列線に接続されている。

【００１６】シフトレジスタ段を接続する為に使用され
ない時、その使用されない側の各々の列線の先端には、
ダミー転送トランジスタ５３′が位置される。このこと
によってセンス増幅器１１に対する入力は電気的にも物
理的にも均衡が保たれさらに、ダミー容量素子６７にも
接続されこの容量素子は、レジスタ２０ａ、２０ｂから
送られてくる電圧を検知する時に機能する。ΦＴ信号が
線５４上に現れる時、両側の列線３８ａ、３８ｂには、
両側にあるトランジスタ５３又は５３′の容量素子を通
して、同量の雑音が接続されるので、差動センス増幅器
に入力が与えられると雑音パルスは有効に取り消され
る。バランスをとる為、ダミー容量素子（図示せず）と
同一の容量素子６７が段５０ａ又は５０ｂが検知される
側と反対側の列線に接続される。一つおきのビットに接
続する入力２４ａ、 ２４b を持つマルチプレクス回路２
３は、Φ１ｄ及びΦ２ｄによって駆動されるゲートを持
つ１対のトランジスタ７０ａ、７０ｂを有している。こ
れらのトランジスタと直列に接続するトランジスタ７１
は、ゲート上に直列選択ＳＳをラッチしているのでデー
タだけが、マルチチップメモリ板内の選択された単数又
は複数のチップのシフトレジスタの中に転送される。直
列データ出力マルチプレクス回路２６は、トランジスタ
７２ａ、７２ｂを有している。これらのドレインにはΦ
１又はΦ２が接続され、これらのゲートには、最終段出
力２５ａ 又は２５ｂが接続される。論理ゲートの付い
たトランジスタ７３ａ、 ７３ｂは、 トランジスタ７２
ａ、 ７２ｂの各々のゲートをそれらのそれぞれのソース
に接続する。Φ１、Φ２で駆動されることによって他が
有効になるとトランジスタ７１ａ、 ７１b は、短絡を起
こし１の出力は Vssになってしまう。NOR ゲート７５は
端子２７に出力を発生する。

【００１７】直列データ入力又は直列データ出力の入出
力レートは、クロックレートΦの２倍ある。図３のｄ又
は図３のｅで示す通り２５６の直列ビットを転送入力し
たり転送出力する為には、１２８のφサイクルが必要と
される。これは、シフトレジスタを二等分することによ
って得られる結果である。１ビットのデータの位置を１
つシフトさせるのに２つのクロックサイクルが必要とさ
れるので、２５６段全てを直列に接続する場合には、２
５６のクロックサイクルが必要とされる。この形式の一
部は例えば約１０MHz でクロックされるので、２０MHz
の直列データレートが可能となる。図６の回路では、セ
ンス増幅器の両側に位置される８本のデータ線７０と８
本のデータバー線７１（それぞれ、４本のデータ・デー
タバー線のみ図示する）の組によってランダムアクセス
が可能になる。列線３８ａ、３８ｂは、Ｙ選択トランジ
スタ７２によってデータ線７０及びデータバー線７１に
選択的に接続される。Ｙ選択レジスタ７２のゲートは、
Ｙデコーダ１８の出力を受けとっている。Ｙデコーダ１
８は、（２５６本の列線から）８本の列線を選択し、デ
ータ線７０のある側の８つのトランジスタ７２のゲート
及び、データ線７１のある側の対応する８つのトランジ
スタ７２のゲートに論理１電圧を与えているので選択さ
れた８本の列線は、（当然、適当なバッファを通して）
入力／出力端子１９に接続される。回線７０、７１及び
端子１９によるランダムアクセス又は並列アクセスに
は、直列アクセスの為には、１２８クロックφ期間を要
したのに比べたったの約１サイクル時間しか必要としな
い。メモリの為の１サイクル時間は、Φ期間と同様であ
る必要はない。例えば、クロックΦのレートが１０MHz
であればこの期間は、１００ナノ秒となり、これに対し
並列読出しアクセスは１５０ナノ秒となる。

【００１８】ΦＴ、ΦＳ及びXw信号のタイミングは直列
読出し、リフレッシュ及び直列書込みとによって異な
る。電圧は、図４のｇ、ｈ及びｉに示される通りであ
る。読出し及びリフレッシュは、リフレッシュが、転送
命令φＴを含まないことの他は同様であり、書込みに
は、シーケンスが逆になるので逆にする必要がある。直
列読出しサイクルの場合、メモリ容量素子４０の行から
送られてきたデータは、Xw電圧によってトランジスタ４
１の行を通って列線に転送され、さらにΦｓでセンス増
幅器１１によって検知され、次にΦＴにおいて転送ゲー
ト２１ａ、２１ｂを通し、シフトレジスタ２０ａ、２０
ｂに接続される。直列書込みサイクルの為には、逆のシ
ーケンスが発生しなくてはならない。この場合、シフト
レジスタ内のデータが列線に転送されるのでまずΦＴに
おいて転送ゲート２１ａ、２１ｂがオンとならなくては
ならず、次にデータはφｓにおいて検知され、Xwが高レ
ベルになると瞬時に選択された行のトランジスタ４１を
オンにした後、さらに直列シフトレジスタのデータの状
態をセルアレイ１０内の選択された行の容量素子１０に
ロードする。ちょうどアドレスが検知されサイクルの開
始時に反転Ｗ命令を検知され、さらにクロック発生器３
０内のこの情報を使用することによって適当なシーケン
スが選択される。反転RAS 及び反転ＳＳが発生すること
から発生される命令ΦＴは、図４のｇからｉに示す通り
反転Ｗが高レベルか低レベルかどちらであるかに応じて
反転 RASより早い又は遅い時点のタイミングで切り換え
られる。

【００１９】図７を参照すると、本発明のシステムで使
用されるマイクロコンピュータは、追加のチップ外プロ
グラム又はデータメモリ８０（必要とされる場合）、及
び種々の周辺入力／出力装置を持ち、これらが全てアド
レスデータバス７及び制御バス９で相互接続される従来
の構造の単一チップマイクロコンピュータ装置８を有し
ている。単一の双方向性多重アドレス／データバス７が
図示されているがこの代わりに別個のアドレスバス、デ
ータバスを使用することもできる。プログラムアドレス
及びデータ又はI/0 アドレスも外部バス上で別々にする
ことができる。マイクロコンピュータはフォンノイマン
又はハーバード形式、又はこれら２つの形式を組合わせ
た形式のものである。マイクロコンピュータ８は、例え
ばテキサス・インスツルメンツによって部品番号TMS-７
０００として市販される装置の１つ又はモトローラ６８
０５、ザイログＺ８又はインテル８０５１等の部品番号
で商業的に入手可能な装置の１つを使うことができる。
内部構成の細部は、変更するがこれらの装置は、一般に
プログラムを記憶する為のチップ上ROM 又はリードオン
メモリ８２を中に含み、場合によっては、チップ外から
送られてくるプログラムアドレスも持つことができる
が、どんな場合でもメモリ５の為のチップ外データアク
セス手段は有している。

【００２０】図に示す典型的マイクロコンピュータ８
は、データ及びアドレスを記憶する為のRAM 又はランダ
ムアクセス読出し／書込みメモリ８３と、演算又は論理
操作を行う ALU８４と（通常何本かの別個のバスから構
成される）データ及びプログラムアドレスをある位置か
ら他の位置へ転送する内部データ及びプログラムバス装
置８５とを有している。ROM ８２内に記憶された命令
は、１度に１つづつ命令レジスタ８７の中へとロードさ
れ、このレジスタから与えられた命令は、制御回路８８
内で解読されマイクロコンピュータの操作を規定する制
御信号８９を発生する。自動式インクレメンテインであ
るか又は ALU８４をカウンタの内容が通過することによ
ってインクレメントされる形式のプログラムカウンタ９
０に ROM８２はアドレスされる。スタック９１は、割込
みやサブルーチンの発生に応じて、プログラムカウンタ
の内容を記憶する為に内蔵されている。ALU は２つの入
力９２及び９３を有し、これらのうち１方は、データバ
ス８５からロードされる１つ又は２つ以上の一時的記憶
レジスタ９４に接続される。累算器９５はALU の出力を
受けとり、累算器の出力はバス８５によって RAM８３又
は、データ入力／出力レジスタ及びバッファ９６のよう
な最適な転送先へと接続される。割込みは、割込み制御
９７によって処理される。割込み制御は、制御バス９を
介しチップ外の回路と接続されていて、マイクロコンピ
ュータ装置８及びシステムの複雑性に応じ割込み要求、
割込み認識、割込み優先コード及びこれと同様のものを
処理している。リセット入力も割込みとして取り扱われ
る。 ALU８４及び割込み制御９７と共働する状態レジス
タ９８は、ALU 操作から与えられるゼロ、桁上げ、桁あ
ふれ等のような状態ビットを一時的に記憶する為に設け
られている。割込みがあると状態ビットは RAM８３内
に、又は割込み時の為のスタックに保持される。メモリ
アドレスは、外部バス７に接続されるバッファ９６を通
ってチップ外に接続される。特定のシステム及びそのシ
ステムの複雑性に応じてチップ外データ又はプログラム
メモリ８０及びI/O ８１、さらにチップ外ビデオメモリ
５をアドレスする為にこのデータ通信路は使用される。
これらのバス７に接続されるアドレスは、RAM８３、累
算器９５又は、命令レジスタ８７さらにプログラムカウ
ンタ９０内でも発生する。（制御ビット８９に応答し
て）メモリ制御回路９９は、制御バス９に与える命令を
発生したり又は制御バス９からの命令に応答し、適宜に
アドレスストローブ、メモリイネイブル、書込みイネイ
ブル、ホールド、チップ選択等を行う。

【００２１】操作では、マイクロコンピュータ装置８
は、１又は一連のマシンサイクル又は状態時間の間にプ
ログラム命令を実行する。例えば水晶発振器によって与
えられる５MHz のクロック入力に関しては、１００の入
力をマイクロコンピュータチップに与える為にはマシン
サイクルは２００ナノ秒となる。その為連続するマシン
サイクル又は状態において、プログラムカウンタ９０
は、インクレメントされ新しいアドレスを発生し、この
アドレスは、 ROM８２に与えられ命令レジスタ８７への
出力を発生する。この出力は制御回路８８で解読され、
一連のマイクロコード制御ビット８９の組を発生し、バ
ス８５及び種々のレジスタ９４、９５、９６、９８等を
ロードする為に必要な種々の工程を行なわせる。例え
ば、典型的なALU 演算又は論理操作は、（命令語のフィ
ールドの）アドレスを命令レジスタ８７からバス８５を
介し RAM８３（これはソースアドレスのみ又はソースア
ドレスと転送先アドレスの両方を含む）の為のアドレス
回路にロードする工程と、 RAM８３から一時的レジスタ
９４及び／又はALU の入力９２にアドレスされたデータ
を転送する工程とを含む。マイクロコードビット８９は
加算、減算、比較、論理積、論理和、排他的論理和等と
いった命令の組の中からとりだした１つの形式にALU の
操作を規定する。状態レジスタ９８はデータ及びALU の
操作に応じてセットされ、ALU の結果は、累算器９５の
中へロードされる。他の例では、データ出力命令は、RA
M アドレスを命令のフィールドからバス８５を介しRAM
８３に転送しこのアドレスで指定されたデータを RAM８
３からバス８５を介し出力バッファ９６に転送し、故に
外部アドレス／データバス７上に出力させる工程を含ん
でいる。書込みイネイブル等の様な所定の制御出力がメ
モリ制御回路９９によって制御バス９の回線に発生され
る。このデータ出力の為のアドレスは、前のサイクルで
バッファ９６を介しバス７上に接続されたアドレスであ
る。前のサイクルではこのアドレスは、メモリ制御９９
から制御バス９に送られるアドレスストローブ出力によ
ってメモリ８０又はメモリ５の中でラッチされる。外部
メモリ制御装置は、反転RAS 及び反転CAS ストローブを
発生する為に使用される。バス７が８ビットである場合
には、メモリ５の為の２バイトのアドレスは、２マシン
サイクルを使ってバス７に接続されバス７が１６ビット
である場合は１マシンサイクルで接続される。

【００２２】マイクロコンピュータ８の命令の組は、内
部的ソース又は、送信先が RAM８３、プログラムカウン
タ９０、一時的レジスタ９４命令レジスタ８７等である
ビデオメモリ５、追加メモリ８０又はI/0 ポート８１か
らの読出し及び書込みを行う命令を含む。マイクロコー
ド化されたプロセッサでは、上記のような各々の操作
は、内部バス８５及び外部バス７上をアドレス及びデー
タが転送される一連のマシン状態を含む。選択的に、本
発明は、マイクロコード化されていない形式のマイクロ
コンピュータ８を使用してもよい。このマイクロコンピ
ュータでは、１つの命令は１マシン状態時間で実行され
る。マイクロコンピュータ８を選択する上で必要な条件
は、データ及びアドレスと種々のメモリ制御信号がチッ
プ外から入手できることと、時間的拘束条件の中でビデ
オデータを発生し更新する為のデータ処理レートが適当
であることの二点である。

【００２３】マイクロコンピュータ装置及びメモリ技術
は、８ビットあるいは１６ビットの装置又は、２４ビッ
ト、３２ビット等といった他の構成でも有効であること
はわかっているが本発明のビデオメモリ装置はバス７に
関しては８ビットのデータ送信路について説明されてい
る。本発明は、８ビットのデータ送信路、及び１２ビッ
トから１６ビットのアドレス指定機能を有する形式で外
部メモリ８０は必要とせず、周辺回路８１は単にキーボ
ード又はそれと同様のインターフェイス装置にたぶんデ
ィスクドライブを加えたものだけで構成される小型のシ
ステムで実益を発揮する。 IEEE４８8 形式の装置のよう
なバスインターフェイスチップを例えば周辺回路８１の
中に含ませることもできる。図８で示す通り、ビデオメ
モリ５は、１つの×８メモリ装置を使うかわりに８つの
×１メモリ装置を使って構成される。この実施例では、
８つの半導体チップ５が使用されていて、８つ全てのチ
ップは６４Ｋ×１又はたぶん１６Ｋ×１の形式であり、
各々は図２で前に説明した直列出力レジスタを有してい
るが、８ビットのI/O 回線１９の代わりに１ビットの規
模のI/O を有している。フルカラーテレビ形式のディス
プレイ１に対しては、３色ドット当たり８ビットを使う
と、６４Ｋ×１メモリ装置から成る４つのバンク（１つ
のバンクに８つのチップを用いる）で構成されるメモリ
システムが必要になる。画面上の各々の走査線は、（図
で示す１本だけのビデオデータ入力線２の代わりに）８
本のビデオ信号入力線２の各々の線の為に１方の後で他
方が交互にクロックされる２つの２５６ビットレジスタ
を使用することができる。マイクロプロセッサ８及びバ
ス７は、図８で示す通り各チップに対し１本づつの８本
のデータ線６によって（図２に示す×８フォーマットの
代わりに）各々のチップ上の「×１」フォーマット内の
８ビットのビデオデータに並列にアクセスする。８つ全
てのチップに対するアドレス入力１５はバス７から同一
のアドレスを受けとり、８つ全てのチップはバス９から
同一の制御入力を受けとっている。各チップに対し１本
である８本の直列出力は、８ビットシフトレジスタ１２
７のそれぞれのビットに接続される。直列クロックΦ
は、８つのチップ１５に接続される前に８つに分割され
る。直列レジスタ１２７に印加されるクロックΦは８ビ
ットシフトされビデオ信号入力線上に出力され、さら
に、他の８ビットが個々のチップ上にあるレジスタ２０
からレジスタ１２７へとロードされる。他の選択例とし
ては、補助シフトレジスタ１２７を使う代わりに、８本
の出力線２７をカラーテレビの８本の並列するビデオ信
号入力に接続することができる。

【００２４】いくつかの装置に関して本発明の重要な特
徴は、図２の直列データ２２を持つことである。直列入
力とは、図２に示すチップの入力２２に接続する回路１
０６に入力される一連の直列ビデオデータを供給する図
９に示す受信装置又はビデオテープ再生機構１０５から
与えられるビデオデータを指す。この入力されてくるビ
デオデータは、直列レジスタ２０ａ、２０ｂからセルア
レイ１０の中へと書込まれる。これと同時に RAMアレイ
内では、ビデオデータは、並列アクセスポート１９を使
ってマイクロコンピュータ８によって処理され、その後
レジスタ２０ａ、２０ｂと端子２７を介し、ビデオ信号
線２へ印加される。この装置の１つの使用例では、受信
器又は、テープ１０５から与えられるビデオ信号の先頭
にマイクロコンピュータを介し文章又は図表をつけ加え
る為に使われる。他の使用例では、ビデオデータを直列
にアレイ１０内に書込み、データを並列に読出しマイク
ロコンピュータの RAM８３内に一時的にバイトを記憶さ
せておき、 ALU８４によって演算操作を行った後で修正
されたデータを再びアレイ１０内に書込み、そこから直
列にデータをビデオ信号入力２に読みだすことによっ
て、受信器又はテープ１０５から受けとったビデオ信号
を向上又は修正する為に使用している。これに関し本発
明のシステムの利点は、レジスタ２０ａ、２０ｂが直列
して読出されると同時に直列してロードされることもで
きることである。即ち、図３のｄ及びｅで示す通りデー
タ入力とデータ出力がオーバーラップして行われる。直
列入力及び直列出力に使用される１２８クロックサイク
ルの間、アレイ１０は書き直し、更新又は修正操作を行
う為マイクロコンピュータ８によっても並列にアクセス
されることができる。

【００２５】図１０を参照すると、アレイ１０を含む半
導体チップはリフレッシュアドレスカウンタ１０８も有
している。リフレッシュアドレスカウンタ１０８は、８
ビットの２５６のうちの１つの行アドレスを発生しマル
チプレクス回路１０９によって行データ１２の入力１３
に接続されるので、行デコーダは、バッファ１４を介し
アドレス入力端子１５から又はカウンタ１０８からのい
ずれかからアドレスを受けとることができる。このカウ
ンタは自動インクレメントの形式であるので、入力 Inc
を受けとる時は常に現在の計数に計数１が加えられる。
カウンタ１０８は、Lionel S. White 及びG.R. Mohan R
aoに付与した米国特許第 4,207,618号及び第 4,344,157
号と、David J. McElroyに付与した米国特許第 4,333,1
67号に開示されているチップ上リフレッシュアドレス発
生回路として機能する。上記特許は全てテキサス・イン
スツルメンツに譲渡されている。リフレッシュには列ア
ドレスは必要とされない。Φｓクロックの接続される前
の行アドレスＸ_W は、図３及び図４のａ、ｈ及びｉに関
連して説明した通り、アドレス指定された行の２５６個
全てのセルをリフレッシュさせる為に働く。直列読出し
又は直列書込みの為に行がアドレスされる時、この行ア
ドレスもこの行の中のデータをリフレッシュする。同様
に読出し書込みの際の並列アクセスもその行をリフレッ
シュする。故に、テレビ走査を行う為に必要とされる通
常のサンプルレートで直列読出しによってビデオデータ
がサンプリングされれば各々の行は、４msのリフレッシ
ュ期間（６０フレーム／秒はサンプリングの間の１７ミ
リ秒である）内はアドレスされることがない。直列読出
しと直列読出しの間の時間は、マイクロコンピュータ８
は必ずではないがだいたい全ての行にアクセスし、リフ
レッシュを行うような頻度で並列読出し及び書込みを行
っている。故に、 ROM８２内のマイクロコンピュータプ
ログラムはインクレメントされた行アドレス及び反転RA
S をある一定の伝送レートで送り出す為のカウンタルー
プを有し、これによってリフレッシュアドレスの詳細が
確実に合致するようにしている。

【００２６】しかしながら、リフレッシュオーバーヘッ
ドでマイクロコンピュータのプログラムの実行時間が占
められるのを避ける為に図１０で示す実施例は、チップ
上のアドレスを提供する為にカウンタ１０８を設け、マ
イクロコンピュータは反転RAS 制御信号を与える為だけ
である。即ち、反転RAS を受けとり反転CAS は受けとら
ない時であって、反転Ｗと反転SSが高論理であると、マ
ルチプレクス回路１０９はカウンタ１０８の内容が行デ
コード回路１２に接続されるように切り換えられ、Φｓ
がアクティブにされる時は行をリフレッシュする。直列
のデータ入力出力も並列のデータ入力出力も開始される
ことはない。次のリフレッシュを行う為カウンタ１０８
をインクレメントするINC 命令が発生される。更に、他
の実施例では、チップ上リフレッシュ信号は例えば米国
特許第 4,344,157号に示すタイマー１１０からチップ上
で発生される。 タイマー１１０はリフレッシュ命令を少
くとも（４ミリ秒）×（１／２５６）＝１６マイクロ秒
ごとに１度発生する。このリフレッシュ命令は前にチッ
プ外のリフレッシュ要求で説明したのと同様にマルチプ
レクス回路１０９Φｓ及び Inc命令をアクティブにす
る。ビデオのような最も使用されるシステム内のレジス
タ２０を介した直列I/O では、常に順番に並ぶ一連の行
にアクセスする必要がある。故に、図１０に示すような
チップ上の２５６のうちの１つのカウンタ１１１が使用
されると直列アクセスを行う為にマイクロコンピュータ
８からの行アドレスを与える必要性をなくすことができ
る。サンプルレートが充分に高いものであれば、これ
は、リフレッシュカウンタ１０８と同じ機能を行う。即
ち、リフレッシュの為の別個のカウンタを設ける必要が
ないので１つだけカウンタが必要となる。図１０に示す
通り、しかしカウンタ１１１は、反転SS命令が発生する
時はいつでもマルチプレクス回路１０９に対し行アドレ
スを発生し（Ｗ信号に応じて）直列読出し又は書込みを
開始し、故に並列アクセスの為だけに反転RAS 及び反転
CAS に使用されるようにしてもよい。カウンタ１０８は
自動的にインクレメントされるので、アクティブされる
度ごとにマルチプレクス１０９にアドレスを発生し、カ
ウンタはまたインクレメントされるので次の要求によっ
て次の一連の行アドレスが発生される。

【００２７】本発明の他の特徴はシフトクロックΦが、
マイクロコンピュータ８とは別に発生されることであ
る。図１０に示す通り、クロック発生回路１１３はシフ
トクロックΦを発生する為に使用される。このクロック
は分割回路１１４で１２８に分割され、行アドレスカウ
ンタ１１１への入力を発生しさらにクロック回路３０へ
の入力も発生し１２８Φサイクルの終わる度ごとに直列
読出しを開始する。Φ発生回路１１３及び１２８で分割
する回路１１４は、図１０で示す通りチップ外にあるが
或は選択的にアレイ１０といっしょにチップ上に作るこ
ともできる。レジスタ２０及び回線１９を介するアレイ
１０への直列アクセス及び並列アクセスは非同期である
ことに注意してほしい。即ち、Φ発生回路１１３はマイ
クロコンピュータ８のクロックと同期させる必要はない
がその代わり図１のビデオディスプレイ１又は図９の受
信器１０５からのビデオ信号１０６とは同期されてい
る。図９の実施例の示すこれらの特徴と直列入力とを有
利に利用するシステムは、例えばゲーム、教育機器、又
はカタログオーダー等に適した機械と人が相互に連絡可
能なホームテレビに用いることができる。即ち背景を示
すビデオデータは、ケーブル又はVOR から直列入力２２
を介し接続され、使用者は（I/O ８１によって接続され
るキーボード、操作管、その他同様の装置を使って）自
分の入力をマイクロコンピュータ８を介し背景であるビ
デオデータの上に重ねて自分の入力を入力し、その結果
使用者の入力を含むビデオデータが回線２を介し画面１
上に与えられる。この同じビデオデータ又は選択例では
いろいろ加えられたデータのみがケーブル又は無線通信
によってデータ入力者のもとへ送り返されてきてカタロ
グオーダーやケーブルでの銀行取引又は教育用テストの
採点等のような応用に使用される。

【００２８】本発明の主旨は、ビデオ以外の通信システ
ムにも有効である。例えば、多重音声（電話による）又
はデジタルデータがマイクロ波又はファイバーオプティ
ックス伝達チャンネルを介し非常に高いビットレートで
直列で転送される。このデータは図９の回線２又は回線
１０６内の直列データとフォーマットが同様である。従
って、上記で説明したメモリ装置５はこの形式のデータ
を処理する上で非常に有効である。データは直列のシー
ケンシャルにアドレスされる（自動インクレメントす
る）ポートを介し通信リンクからメモリ５内へと書込ま
れ、及び１又はこのポートによってメモリ５から通信リ
ンクへと読み出される。即ち、メモリ５及びマイクロコ
ンピュータ８は受信器、送信器、アレイ回路又はラジオ
送受信器の一部として構成することができる。１度メモ
リ５内のアレイ１０に入ると、データはマイクロコンピ
ュータ８によって並列にランダム形式でアクセスされ、
エラー検出及び訂正アルゴリズム、又は種々のチャンネ
ルのデマルチプレクス又はマルチプレクスの実行又は選
局や暗号化又は解読、地方局のネットワークへのフォー
マットの変換及びこれと同様の処理の実行によって電話
システムの為のD/A 又はA/D 変換装置で利用される。

【００２９】本発明の主旨は、他に、バルク記憶の為に
磁気ディスクを使うマイクロコンピュータシステム内で
使用される。例えば、ウインチェスターディスクと呼ば
れるものは、図９のビデオデータレートと同様の何十メ
ガビット毎秒というビットレートで直列にアクセスされ
る数メガビットの容量を提供できる。プログラムは６４
Ｋバイト又は1２８Ｋバイトという大規模ブロックでデ
ィスクからメモリ５へダウンロードされ、次に与えられ
たタスクが完了するか又は、割込みが発生するまでマイ
クロコンピュータがメモリ５からの命令を実行する。次
のブロックが入力２２を介しメモリ５に書込まれる一
方、メモリ５の内容が読み出されたり線２によってディ
スク記憶容量へと送信することもできる。故に、直列ア
クセスを加えることによって並列アクセスの能力がまっ
たく低下しない向上された解像度を持つディスプレイに
適したデュアルポート半導体装置を提供することができ
る。汎用 MOSダイナミックRAM を利用するのでコストも
安く大量生産も可能である。本発明は特定の実施例に関
し説明してきたがこの説明は構成の限定を意図するもの
ではない。ここに説明した実施例の種々の改変、及び本
発明の他の実施例は、この説明を参照すると、当業者に
は明らかであろう。故に添付特許請求の範囲は本発明の
真の主旨の中に含まれるこのようないずれの変形又は実
施例もカバーするものと考える。

【図面の簡単な説明】

【図１】本発明の一実施例に従ったビデオディスプレイ
装置の電気ブロック図である。

【図２】図１の装置で使用される並列及び直列アクセス
という本発明の特徴を用いた半導体メモリ装置の電気ブ
ロック図である。

【図３】図２の装置の様々な部分における時間に対する
電圧又は時間に対するその他の条件を表わすグラフであ
る。

【図４】図２の装置の様々な部分における時間に対する
電圧又は時間に対するその他の条件を表わすグラフであ
る。

【図５】図２の装置の様々な部分における時間に対する
電圧又は時間に対するその他の条件を表わすグラフであ
る。

【図６】図２の装置内のセルアレイの電気的概略図であ
る。

【図７】図１のシステムで使用されるマイクロコンピュ
ータ装置を示す電気的ブロック図である。

【図８】本発明の他の実施例を示す図１に反応するビデ
オディスプレイ装置の電気的ブロック図である。

【図９】本発明の他の実施例に従い図１に対応するビデ
オディスプレイ装置を示す電気的ブロック図である。

【図１０】本発明の他の実施例に従い図２に対応するビ
デオディスプレイメモリを示す電気的ブロック図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン エム．ヒューズ アメリカ合衆国 テキサス州 スプリン グ，エヌ．グリーンフィールド 16334

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のクロック信号で作動し、アドレス
   信号、アドレスストローブ信号及び直列アクセス信号を
   発生するプロセッサと、 上記アドレス信号及びアドレスストローブ信号に基づい
   て作動する第１メモリと、 メモリアレイと、上記アドレス信号及びアドレスストロ
   ーブ信号に基づいて上記メモリアレイをアクセスし且つ
   並列データを入出力可能な第１アクセス回路と、記憶し
   たデータを第２のクロック信号で外部へ出力する直列レ
   ジスタ回路を含み且つ上記アドレス信号、アドレススト
   ローブ信号及び直列アクセス信号に基づいて上記メモリ
   アレイをアクセスする第２アクセス回路とを含む第２メ
   モリ、を含む電子装置。