JPH06326324A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH06326324A JPH06326324A JP5135175A JP13517593A JPH06326324A JP H06326324 A JPH06326324 A JP H06326324A JP 5135175 A JP5135175 A JP 5135175A JP 13517593 A JP13517593 A JP 13517593A JP H06326324 A JPH06326324 A JP H06326324A
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- layer
- conductive layer
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Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置の高集積化及び低製
造コスト化を図ること。 【構成】 フローティングゲート３ａ及びコントロール
ゲート６ａよりなるメモリトランジスタＭＴ11の一方側
にのみセレクトゲートＳ1 を形成することによりセレク
トトランジスタＳＴ11を構成する。
造コスト化を図ること。 【構成】 フローティングゲート３ａ及びコントロール
ゲート６ａよりなるメモリトランジスタＭＴ11の一方側
にのみセレクトゲートＳ1 を形成することによりセレク
トトランジスタＳＴ11を構成する。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリ等に用
いられる不揮発性半導体記憶装置及びその製造方法に関
する。
いられる不揮発性半導体記憶装置及びその製造方法に関
する。
【０００２】
【従来の技術】電気的に書込み、除去が可能な不揮発性
半導体記憶装置として高集積化の点で有利なフラッシュ
メモリが知られている。このような不揮発性半導体記憶
装置の１つのメモリセルは、一般的には、フローティン
グゲート及びコントロールゲートよりなる１つのメモリ
トランジスタよりなるが、これには過消去なる電流が漏
れ、この結果、制御が困難であるという問題がある。
半導体記憶装置として高集積化の点で有利なフラッシュ
メモリが知られている。このような不揮発性半導体記憶
装置の１つのメモリセルは、一般的には、フローティン
グゲート及びコントロールゲートよりなる１つのメモリ
トランジスタよりなるが、これには過消去なる電流が漏
れ、この結果、制御が困難であるという問題がある。
【０００３】上述の問題を解決するために、セレクトト
ランジスタをメモリトランジスタのコントロールゲート
に直列接続したものがある（参照：特開平２−５４７０
号公報）。すなわち、図８に示すように、半導体基板１
上に、第１層の導電層（たとえばポリシリコン層、以下
同じ）よりなるフローティングゲートＦＧ11、ＦＧ21及
び第２層の導電層よりなるワード線ＷＬ1 、ＷＬ2 を形
成し、これらをマスクとしてセルファラインメント技術
により不純物を注入して共通ソース領域ＳＣ及びドレイ
ン領域ＤＲ11、ＤＲ21を基板１内に形成し、さらに、第
３層の導電層よりなるビット線ＢＬ1 を形成する。この
場合、コントロールゲートとしてのワード線ＷＬ1(ＷＬ
2)、フローティングゲートＦＧ11（ＦＧ21）及びドレイ
ン領域ＤＲ11（ＤＲ21）がメモリトランジスタＭＴ
11（ＭＴ21）を構成し、セレクトゲートとしてのワード
線ＷＬ1(ＷＬ2)及びソース領域ＳＣがセレクトトランジ
スタＳＴ11（ＳＴ21）を構成し、従って、図８の等価回
路は図９に示すごとくなる。
ランジスタをメモリトランジスタのコントロールゲート
に直列接続したものがある（参照：特開平２−５４７０
号公報）。すなわち、図８に示すように、半導体基板１
上に、第１層の導電層（たとえばポリシリコン層、以下
同じ）よりなるフローティングゲートＦＧ11、ＦＧ21及
び第２層の導電層よりなるワード線ＷＬ1 、ＷＬ2 を形
成し、これらをマスクとしてセルファラインメント技術
により不純物を注入して共通ソース領域ＳＣ及びドレイ
ン領域ＤＲ11、ＤＲ21を基板１内に形成し、さらに、第
３層の導電層よりなるビット線ＢＬ1 を形成する。この
場合、コントロールゲートとしてのワード線ＷＬ1(ＷＬ
2)、フローティングゲートＦＧ11（ＦＧ21）及びドレイ
ン領域ＤＲ11（ＤＲ21）がメモリトランジスタＭＴ
11（ＭＴ21）を構成し、セレクトゲートとしてのワード
線ＷＬ1(ＷＬ2)及びソース領域ＳＣがセレクトトランジ
スタＳＴ11（ＳＴ21）を構成し、従って、図８の等価回
路は図９に示すごとくなる。
【０００４】図８のメモリトランジスタＭＴ11に書込み
を行うには、ビット線ＢＬ1 に高電圧を印加し、ドレイ
ン領域ＤＲ11つまりビット線ＢＬ1 に低電圧（あるいは
接地電位）を印加してドレイン領域にホットキャリアを
発生させ、これによる電子をフローティングゲートＦＧ
11に注入する。他方、メモリトランジスタＭＴ11の消去
を行うには、ワード線ＷＬ1 を接地電位にした状態でド
レイン領域ＤＲ11つまりビット線ＢＬ1 に高電圧を印加
してファウラ・ノルトハイム・トンネル効果によりフロ
ーティングゲートＦＧ11からドレイン領域ＤＲ11に電子
を引き抜く。このとき、電子を抜き過ぎてメモリトラン
ジスタＭＴ11が常時オン状態となっても、セレクトトラ
ンジスタＳＴ11が存在するので、ドレイン領域ＤＲ11か
らソース領域ＳＣへ不必要に電流が漏れることはない。
また、メモリトランジスタＭＴ11の読出を行うには、ソ
ース領域ＳＣを接地電位にした状態で、ワード線ＷＬ1
にある電圧を印加すると共に、ドレイン領域ＤＲ11つま
りビット線ＢＬ1 にもある電圧を印加する。この結果、
ソース−ドレイン間に電流が流れるか否かによってメモ
リトランジスタＭＴ11のデータを確認できる。
を行うには、ビット線ＢＬ1 に高電圧を印加し、ドレイ
ン領域ＤＲ11つまりビット線ＢＬ1 に低電圧（あるいは
接地電位）を印加してドレイン領域にホットキャリアを
発生させ、これによる電子をフローティングゲートＦＧ
11に注入する。他方、メモリトランジスタＭＴ11の消去
を行うには、ワード線ＷＬ1 を接地電位にした状態でド
レイン領域ＤＲ11つまりビット線ＢＬ1 に高電圧を印加
してファウラ・ノルトハイム・トンネル効果によりフロ
ーティングゲートＦＧ11からドレイン領域ＤＲ11に電子
を引き抜く。このとき、電子を抜き過ぎてメモリトラン
ジスタＭＴ11が常時オン状態となっても、セレクトトラ
ンジスタＳＴ11が存在するので、ドレイン領域ＤＲ11か
らソース領域ＳＣへ不必要に電流が漏れることはない。
また、メモリトランジスタＭＴ11の読出を行うには、ソ
ース領域ＳＣを接地電位にした状態で、ワード線ＷＬ1
にある電圧を印加すると共に、ドレイン領域ＤＲ11つま
りビット線ＢＬ1 にもある電圧を印加する。この結果、
ソース−ドレイン間に電流が流れるか否かによってメモ
リトランジスタＭＴ11のデータを確認できる。
【０００５】しかしながら、図８の不揮発性半導体記憶
装置においては、メモリトランジスタ及びセレクトトラ
ンジスタの特性がばらつく。つまり、理想的には、互い
に隣接するメモリトランジスタ及びセレクトトランジス
タの寸法は図１０の（Ａ）に示すごとくであるが、実際
には、図１０の（Ｂ）に示すごとく、ワード線ＷＬ0、
ＷＬ1 を形成する際に、フローティングゲートＦＧ01、
ＦＧ11に対して位置合わせずれｄを生じる。この結果、
図１０の（Ａ）におけるメモリトランジスタ及びセレク
トトランジスタの各寸法をＤＤ、Ｄとすれば、隣接する
メモリトランジスタの各寸法はＤＤ＋ｄ、ＤＤ−ｄとな
り、また、隣接するセレクトトランジスタの各寸法はＤ
＋ｄ、Ｄ−ｄとなる。結局、隣接するセル間のトランジ
スタの寸法ずれは書込み、消去、読出の各動作特性の差
となって現れ、従って、図８の不揮発性半導体記憶装置
の高集積化、高速化が図られないことになる。
装置においては、メモリトランジスタ及びセレクトトラ
ンジスタの特性がばらつく。つまり、理想的には、互い
に隣接するメモリトランジスタ及びセレクトトランジス
タの寸法は図１０の（Ａ）に示すごとくであるが、実際
には、図１０の（Ｂ）に示すごとく、ワード線ＷＬ0、
ＷＬ1 を形成する際に、フローティングゲートＦＧ01、
ＦＧ11に対して位置合わせずれｄを生じる。この結果、
図１０の（Ａ）におけるメモリトランジスタ及びセレク
トトランジスタの各寸法をＤＤ、Ｄとすれば、隣接する
メモリトランジスタの各寸法はＤＤ＋ｄ、ＤＤ−ｄとな
り、また、隣接するセレクトトランジスタの各寸法はＤ
＋ｄ、Ｄ−ｄとなる。結局、隣接するセル間のトランジ
スタの寸法ずれは書込み、消去、読出の各動作特性の差
となって現れ、従って、図８の不揮発性半導体記憶装置
の高集積化、高速化が図られないことになる。
【０００６】上述の位置合わせによるトランジスタの寸
法ずれを防止するために、メモリトランジスタのコント
ロールゲートとセレクトトランジスタのセレクトゲート
とを別々に形成する不揮発性半導体記憶装置がある（参
照：K.Naruke et al, "A NEWFLASH-ERASE EEPROM CELL
WITH A SIDEWALL SELECT-GATE ON ITS SOURCE SIDE", I
EEE IEDM 1989, PP.603-606) 。すなわち、図１１に示
すように、メモリトランジスタＭＴ11（ＭＴ21）は、フ
ローティングゲートＦＧ11（ＦＧ21）、コントロールゲ
ートとしてのワード線ＷＬ1(ＷＬ2)及びドレイン領域Ｄ
Ｒ11（ＤＲ21）より構成し、セレクトトランジスタＳＴ
11（ＳＴ21）は、セレクトゲートＳ1(Ｓ2)及び共通ソー
ス領域ＳＣより構成する。これにより、メモリトランジ
スタのコントロールゲートとセレクトトランジスタのセ
レクトゲートには別々の電圧を印加できる。従って、図
８の装置におけるホット・キャリア効果による書込みは
ドレイン領域側からフローティングゲートへの電子の注
入であったが、図１１の装置においては、ソース領域側
からフローティングゲートへの電子の注入が可能とな
り、このとき、ドレイン領域側へ印加する電圧を低くす
ることができる。つまり、通常のホット・キャリア効果
による書込みを行う際にメモリトランジスタのソース領
域側に接続されたセレクトトランジスタのゲート電圧を
低く設定することにより書込みが実現できる。この結
果、装置の電源電圧を低減でき、電池による駆動が可能
になる。
法ずれを防止するために、メモリトランジスタのコント
ロールゲートとセレクトトランジスタのセレクトゲート
とを別々に形成する不揮発性半導体記憶装置がある（参
照：K.Naruke et al, "A NEWFLASH-ERASE EEPROM CELL
WITH A SIDEWALL SELECT-GATE ON ITS SOURCE SIDE", I
EEE IEDM 1989, PP.603-606) 。すなわち、図１１に示
すように、メモリトランジスタＭＴ11（ＭＴ21）は、フ
ローティングゲートＦＧ11（ＦＧ21）、コントロールゲ
ートとしてのワード線ＷＬ1(ＷＬ2)及びドレイン領域Ｄ
Ｒ11（ＤＲ21）より構成し、セレクトトランジスタＳＴ
11（ＳＴ21）は、セレクトゲートＳ1(Ｓ2)及び共通ソー
ス領域ＳＣより構成する。これにより、メモリトランジ
スタのコントロールゲートとセレクトトランジスタのセ
レクトゲートには別々の電圧を印加できる。従って、図
８の装置におけるホット・キャリア効果による書込みは
ドレイン領域側からフローティングゲートへの電子の注
入であったが、図１１の装置においては、ソース領域側
からフローティングゲートへの電子の注入が可能とな
り、このとき、ドレイン領域側へ印加する電圧を低くす
ることができる。つまり、通常のホット・キャリア効果
による書込みを行う際にメモリトランジスタのソース領
域側に接続されたセレクトトランジスタのゲート電圧を
低く設定することにより書込みが実現できる。この結
果、装置の電源電圧を低減でき、電池による駆動が可能
になる。
【０００７】次に図１１の不揮発性半導体記憶装置の製
造方法を図１２、図１３を参照して説明する。
造方法を図１２、図１３を参照して説明する。
【０００８】まず、半導体基板１上にトンネル絶縁層２
を形成し、フローティングゲート３ａ、絶縁層４、コン
トロールゲート６ａ、側壁絶縁層１５を形成した後、フ
ォトレジスト層１６をマスクとしてドレイン領域に拡散
層１７を形成する（図１１の（Ａ））。次に、ポリシリ
コン層として化学気相成長法（以下、ＣＶＤ）により燐
（Ｐ）含有のポリシリコン層１０を２０００Å〜１００
００Å形成する（図１１の（Ｂ））。次に、全面を異方
性エッチングに晒し、フローティングゲート３ａ及びコ
ントロールゲート６ａの側壁にのみ側壁絶縁層１５を介
してポリシリコン層１０ａを残存させてセレクトゲート
１０ａを形成する（図１１の（Ｃ））。次に、半導体基
板１と逆導電型の不純物によりドレイン領域及びソース
領域となる拡散層１２を形成する（図１３の（Ｄ））。
次に、層間絶縁膜１３にコンタクトホールを開孔する
（図１３の（Ｅ））。次いで、ビット線としての配線１
９を形成してドレイン領域に接続させる（図１３の
（Ｆ））。
を形成し、フローティングゲート３ａ、絶縁層４、コン
トロールゲート６ａ、側壁絶縁層１５を形成した後、フ
ォトレジスト層１６をマスクとしてドレイン領域に拡散
層１７を形成する（図１１の（Ａ））。次に、ポリシリ
コン層として化学気相成長法（以下、ＣＶＤ）により燐
（Ｐ）含有のポリシリコン層１０を２０００Å〜１００
００Å形成する（図１１の（Ｂ））。次に、全面を異方
性エッチングに晒し、フローティングゲート３ａ及びコ
ントロールゲート６ａの側壁にのみ側壁絶縁層１５を介
してポリシリコン層１０ａを残存させてセレクトゲート
１０ａを形成する（図１１の（Ｃ））。次に、半導体基
板１と逆導電型の不純物によりドレイン領域及びソース
領域となる拡散層１２を形成する（図１３の（Ｄ））。
次に、層間絶縁膜１３にコンタクトホールを開孔する
（図１３の（Ｅ））。次いで、ビット線としての配線１
９を形成してドレイン領域に接続させる（図１３の
（Ｆ））。
【０００９】
【発明が解決しようとする課題】しかしながら、図１
１、図１２、図１３に示す従来の不揮発性半導体記憶装
置においては、セレクトゲートＳ1 、Ｓ2 （１０ａ）を
形成する際には、ポリシリコン層１０の異方性エッチン
グを利用しているためにメモリトランジスタＭＴ11、Ｍ
Ｔ21の両側にセレクトゲート１０ａが形成される。つま
り、不必要なセレクトゲートも形成されるので、高集積
化を図れないという課題がある。しかも、その不必要な
セレクトゲートによるトランジスタを常時オン状態とす
るために、言い換えると、メモリトランジスタＭＴ11、
ＭＴ21のドレイン領域を確保するために、ソース領域と
共に形成される拡散層１２に加えて、拡散層１７を前も
って形成しておかなければならず、しかも、この拡散層
１７はポリシリコンによるセルファライメント技術を用
いることなく形成しているので、製造コストの上昇を招
くという課題がある。
１、図１２、図１３に示す従来の不揮発性半導体記憶装
置においては、セレクトゲートＳ1 、Ｓ2 （１０ａ）を
形成する際には、ポリシリコン層１０の異方性エッチン
グを利用しているためにメモリトランジスタＭＴ11、Ｍ
Ｔ21の両側にセレクトゲート１０ａが形成される。つま
り、不必要なセレクトゲートも形成されるので、高集積
化を図れないという課題がある。しかも、その不必要な
セレクトゲートによるトランジスタを常時オン状態とす
るために、言い換えると、メモリトランジスタＭＴ11、
ＭＴ21のドレイン領域を確保するために、ソース領域と
共に形成される拡散層１２に加えて、拡散層１７を前も
って形成しておかなければならず、しかも、この拡散層
１７はポリシリコンによるセルファライメント技術を用
いることなく形成しているので、製造コストの上昇を招
くという課題がある。
【００１０】従って、本発明の目的は、高集積化が図れ
しかも製造コストが低い不揮発性半導体記憶装置を提供
することにある。また、他の目的は、上述の不揮発性半
導体記憶装置の製造方法を提供することにある。
しかも製造コストが低い不揮発性半導体記憶装置を提供
することにある。また、他の目的は、上述の不揮発性半
導体記憶装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めの本発明の不揮発性半導体記憶装置は、フローティン
グゲート及びコントロールゲートにより構成されるメモ
リトランジスタの一方側にのみセレクトゲートを形成す
ることによりセレクトトランジスタを構成する。
めの本発明の不揮発性半導体記憶装置は、フローティン
グゲート及びコントロールゲートにより構成されるメモ
リトランジスタの一方側にのみセレクトゲートを形成す
ることによりセレクトトランジスタを構成する。
【００１２】また、上述の不揮発性半導体記憶装置を製
造する方法として、各メモリトランジスタの両側に側壁
絶縁層を異方性エッチングにより形成しておき、次に、
全面にセレクトゲートとしての導電層を形成し、その導
電層を等方性エッチングにより各メモリトランジスタの
一方側のみに残存させる。
造する方法として、各メモリトランジスタの両側に側壁
絶縁層を異方性エッチングにより形成しておき、次に、
全面にセレクトゲートとしての導電層を形成し、その導
電層を等方性エッチングにより各メモリトランジスタの
一方側のみに残存させる。
【００１３】
【作用】上述の手段によれば、不必要なセレクトゲート
が存在せず、従って、不必要なセレクトゲートを無効化
する工程は不要となる。
が存在せず、従って、不必要なセレクトゲートを無効化
する工程は不要となる。
【００１４】
【実施例】図１は本発明に係る不揮発性半導体記憶装置
の第１の実施例を示す断面図、平面図を示し、図２はそ
の等価回路図である。図１１の場合と異なり、セレクト
ゲートＳ1 、Ｓ2 としての導電層はメモリトランジスタ
ＭＴ11（ＭＴ21）の一方側にのみ形成されており、この
結果、ドレイン領域ＤＲ11（ＤＲ21）は図１１の場合に
より小さくなっている。なお、７は、セレクトゲートＳ
1 、Ｓ2 を形成する際にその導電層をコントロールゲー
トとしてのワード線ＷＬ1(ＷＬ2)から絶縁するためのマ
スク絶縁層である。
の第１の実施例を示す断面図、平面図を示し、図２はそ
の等価回路図である。図１１の場合と異なり、セレクト
ゲートＳ1 、Ｓ2 としての導電層はメモリトランジスタ
ＭＴ11（ＭＴ21）の一方側にのみ形成されており、この
結果、ドレイン領域ＤＲ11（ＤＲ21）は図１１の場合に
より小さくなっている。なお、７は、セレクトゲートＳ
1 、Ｓ2 を形成する際にその導電層をコントロールゲー
トとしてのワード線ＷＬ1(ＷＬ2)から絶縁するためのマ
スク絶縁層である。
【００１５】次に、図１の不揮発性半導体記憶装置の製
造方法について図３、図４及び図５を参照して説明す
る。
造方法について図３、図４及び図５を参照して説明す
る。
【００１６】始めに、図３の（Ａ）を参照すると、半導
体基板たとえばＰ- 型単結晶シリコン基板１上にトンネ
ル絶縁層２を形成する。このトンネル絶縁層２はたとえ
ば半導体基板１を７００〜９００℃で熱酸化したもの
で、厚さ５０〜２００Åである。次に、フローティング
ゲートとしての燐（Ｐ）含有ポリシリコン層３をＣＶＤ
法により厚さ１０００〜３０００Å形成する。次に、た
とえば、酸化膜（ＳiＯ2)、窒化膜（Ｓi3Ｎ4)、酸化膜
（ＳiＯ2)の３層よりなる絶縁層４を形成し、フォトレ
ジスト層５をマスクとしてソース領域となるべき領域の
絶縁層４を除去する。なお、絶縁層４の除去は、後述の
フローティングゲート３ａ及びコントロールゲート６ａ
を選択的に連続にエッチングするためである。その後、
フォトレジスト層５を除去する。
体基板たとえばＰ- 型単結晶シリコン基板１上にトンネ
ル絶縁層２を形成する。このトンネル絶縁層２はたとえ
ば半導体基板１を７００〜９００℃で熱酸化したもの
で、厚さ５０〜２００Åである。次に、フローティング
ゲートとしての燐（Ｐ）含有ポリシリコン層３をＣＶＤ
法により厚さ１０００〜３０００Å形成する。次に、た
とえば、酸化膜（ＳiＯ2)、窒化膜（Ｓi3Ｎ4)、酸化膜
（ＳiＯ2)の３層よりなる絶縁層４を形成し、フォトレ
ジスト層５をマスクとしてソース領域となるべき領域の
絶縁層４を除去する。なお、絶縁層４の除去は、後述の
フローティングゲート３ａ及びコントロールゲート６ａ
を選択的に連続にエッチングするためである。その後、
フォトレジスト層５を除去する。
【００１７】次に、図３の（Ｂ）を参照すると、コント
ロールゲートとしての燐（Ｐ）含有ポリシリコン層６を
ＣＶＤ法により厚さ１０００〜３０００Å形成し、さら
に、たとえば、ＣＶＤ法による酸化膜（ＳiＯ2)よりな
るマスク絶縁層７を厚さ５００〜３０００Å形成する。
ロールゲートとしての燐（Ｐ）含有ポリシリコン層６を
ＣＶＤ法により厚さ１０００〜３０００Å形成し、さら
に、たとえば、ＣＶＤ法による酸化膜（ＳiＯ2)よりな
るマスク絶縁層７を厚さ５００〜３０００Å形成する。
【００１８】次に、図３の（Ｃ）を参照すると、フォト
レジスト層８をマスクとして、マスク絶縁層７、ポリシ
リコン層６、絶縁層４、ポリシリコン層３を順次エッチ
ング除去し、メモリトランジスタＭＴ01、ＭＴ11、ＭＴ
21、ＭＴ31の領域にフローティングゲート３ａ及びコン
トロールゲート６ａを形成する。このとき、ソース領域
ＳＣにもフローティングゲート３ａ及びコントロールゲ
ート６ａが形成されるが、この場合、上述のごとく、フ
ローティングゲート３ａとコントロールゲート６ａとの
間には絶縁層は存在しない。なお、メモリトランジスタ
ＭＴ11（ＭＴ21）とソース領域ＳＣとの間隔は後述のセ
レクトトランジスタのチャネル長となるように設定して
おく。
レジスト層８をマスクとして、マスク絶縁層７、ポリシ
リコン層６、絶縁層４、ポリシリコン層３を順次エッチ
ング除去し、メモリトランジスタＭＴ01、ＭＴ11、ＭＴ
21、ＭＴ31の領域にフローティングゲート３ａ及びコン
トロールゲート６ａを形成する。このとき、ソース領域
ＳＣにもフローティングゲート３ａ及びコントロールゲ
ート６ａが形成されるが、この場合、上述のごとく、フ
ローティングゲート３ａとコントロールゲート６ａとの
間には絶縁層は存在しない。なお、メモリトランジスタ
ＭＴ11（ＭＴ21）とソース領域ＳＣとの間隔は後述のセ
レクトトランジスタのチャネル長となるように設定して
おく。
【００１９】次に、図４の（Ｄ）を参照すると、側壁絶
縁層の形成のために、たとえば、ＣＶＤ法により窒化膜
（Ｓi3Ｎ4)よりなる絶縁層９を厚さ５００〜２０００Å
形成する。
縁層の形成のために、たとえば、ＣＶＤ法により窒化膜
（Ｓi3Ｎ4)よりなる絶縁層９を厚さ５００〜２０００Å
形成する。
【００２０】次に、図４の（Ｅ）を参照すると、絶縁層
９の全面を異方性エッチングにより側壁のみ残存させ、
側壁絶縁層９ａを形成する。次に、燐（Ｐ）含有の側壁
ポリシリコン層１０をＣＶＤ法により形成する。この場
合、側壁ポリシリコン層１０の厚さはセレクトトランジ
スタのチャネル長の１／２より大きく、たとえば２００
０〜５０００Åである。次に、図４の（Ｆ）を参照する
と、全面を等方性エッチングにより除去し、これによ
り、側壁のみに側壁ポリシリコン層１０を残存させてセ
レクトゲート１０ａを形成する。この場合、マスク絶縁
層７及び側壁絶縁層９ａは等方性エッチングのマスクと
して作用するので、フローティングゲート３ａ及びコン
トロールゲート６ａはエッチングされない。
９の全面を異方性エッチングにより側壁のみ残存させ、
側壁絶縁層９ａを形成する。次に、燐（Ｐ）含有の側壁
ポリシリコン層１０をＣＶＤ法により形成する。この場
合、側壁ポリシリコン層１０の厚さはセレクトトランジ
スタのチャネル長の１／２より大きく、たとえば２００
０〜５０００Åである。次に、図４の（Ｆ）を参照する
と、全面を等方性エッチングにより除去し、これによ
り、側壁のみに側壁ポリシリコン層１０を残存させてセ
レクトゲート１０ａを形成する。この場合、マスク絶縁
層７及び側壁絶縁層９ａは等方性エッチングのマスクと
して作用するので、フローティングゲート３ａ及びコン
トロールゲート６ａはエッチングされない。
【００２１】次に、図５の（Ｇ）を参照すると、フォト
レジスト層１１をマスクとしてソース領域ＳＣ上のマス
ク絶縁層（ＳiＯ2)７をフッ酸液でエッチング除去し、
引続き、ソース領域ＳＣ上のコントロールゲート６ａ及
びフローティングゲート３ａをフッ酸と硝酸との混合液
でエッチング除去する。この場合、側壁絶縁層９ａは、
フッ酸、及びフッ酸と硝酸との混合液に対してマスクと
なる。なお、絶縁層４は上述のごとく窒化膜を含有して
いるので、コントロールゲート６ａとフロティングゲー
ト３ａとの間に絶縁層４が存在すると、これをエッチン
グ除去する際には側壁絶縁層９ａはマスクとならない。
このため、図３の（Ａ）において当該部分の絶縁層４を
予めエッチング除去している。従って、絶縁層４が窒化
膜を含有していなければ、このようなエッチング除去工
程は必要ない。その後、フォトレジスト層１１を除去す
る。
レジスト層１１をマスクとしてソース領域ＳＣ上のマス
ク絶縁層（ＳiＯ2)７をフッ酸液でエッチング除去し、
引続き、ソース領域ＳＣ上のコントロールゲート６ａ及
びフローティングゲート３ａをフッ酸と硝酸との混合液
でエッチング除去する。この場合、側壁絶縁層９ａは、
フッ酸、及びフッ酸と硝酸との混合液に対してマスクと
なる。なお、絶縁層４は上述のごとく窒化膜を含有して
いるので、コントロールゲート６ａとフロティングゲー
ト３ａとの間に絶縁層４が存在すると、これをエッチン
グ除去する際には側壁絶縁層９ａはマスクとならない。
このため、図３の（Ａ）において当該部分の絶縁層４を
予めエッチング除去している。従って、絶縁層４が窒化
膜を含有していなければ、このようなエッチング除去工
程は必要ない。その後、フォトレジスト層１１を除去す
る。
【００２２】次に、図５の（Ｈ）を参照すると、燐
（Ｐ）または砒素（ＡS ）をイオン注入して拡散層１２
を形成する。これらの拡散層１２はドレイン領域Ｄ
Ｒ11、ＤＲ21、ソース領域ＳＣとして作用する。
（Ｐ）または砒素（ＡS ）をイオン注入して拡散層１２
を形成する。これらの拡散層１２はドレイン領域Ｄ
Ｒ11、ＤＲ21、ソース領域ＳＣとして作用する。
【００２３】次に、図５の（Ｉ）を参照すると、たとえ
ば、ＣＶＤ法による燐（Ｐ）またはホウ素（Ｂ）を含有
する酸化膜（ＳiＯ2)により層間絶縁層１３を形成す
る。次いで、フォトレジスト層１４をマスクとしてドレ
イン領域の拡散層１２に対して図１のビット線ＢＬ1 と
しての配線層のためのコンタクトホールを形成する。
ば、ＣＶＤ法による燐（Ｐ）またはホウ素（Ｂ）を含有
する酸化膜（ＳiＯ2)により層間絶縁層１３を形成す
る。次いで、フォトレジスト層１４をマスクとしてドレ
イン領域の拡散層１２に対して図１のビット線ＢＬ1 と
しての配線層のためのコンタクトホールを形成する。
【００２４】このようにして、図５の（Ｉ）におけるフ
ォトレジスト層１４を除去後、ビット線ＢＬ1 としての
配線層１９を形成すると、図１に示される不揮発性半導
体記憶装置が得られることになる。
ォトレジスト層１４を除去後、ビット線ＢＬ1 としての
配線層１９を形成すると、図１に示される不揮発性半導
体記憶装置が得られることになる。
【００２５】図６は本発明に係る不揮発性半導体記憶装
置の第２の実施例を示す断面図である。図６において
は、図１の構成要素に側壁ポリシリコン層１８ａが付加
されている。これにより、ソース領域ＳＣの拡散層の抵
抗を実質的に下げることができ、この結果、ソース領域
ＳＣの幅を小さくでき、高集積化に寄与できる。
置の第２の実施例を示す断面図である。図６において
は、図１の構成要素に側壁ポリシリコン層１８ａが付加
されている。これにより、ソース領域ＳＣの拡散層の抵
抗を実質的に下げることができ、この結果、ソース領域
ＳＣの幅を小さくでき、高集積化に寄与できる。
【００２６】次に、図６の不揮発性半導体記憶装置の製
造方法を図７を参照して説明する。まず、図３の
（Ａ）、（Ｂ）、（Ｃ）、図４の（Ｄ）、（Ｅ）、
（Ｆ）及び図５の（Ｇ）の各工程を経て、図７の（Ａ）
に示す工程となる。
造方法を図７を参照して説明する。まず、図３の
（Ａ）、（Ｂ）、（Ｃ）、図４の（Ｄ）、（Ｅ）、
（Ｆ）及び図５の（Ｇ）の各工程を経て、図７の（Ａ）
に示す工程となる。
【００２７】図７の（Ａ）を参照すると、さらにフォト
レジスト層１１をマスクとしてトンネル絶縁層２をフッ
酸によりエッチング除去する。次に、図７の（Ｂ）を参
照すると、燐（Ｐ）含有のポリシリコン層１８をＣＶＤ
法により３０００〜６０００Å形成する。
レジスト層１１をマスクとしてトンネル絶縁層２をフッ
酸によりエッチング除去する。次に、図７の（Ｂ）を参
照すると、燐（Ｐ）含有のポリシリコン層１８をＣＶＤ
法により３０００〜６０００Å形成する。
【００２８】次いで、図７の（Ｃ）を参照すると、ポリ
シリコン層１８を等方性エッチングすることにより、ソ
ース領域ＳＣ上のみにポリシリコン層１８を残存させ、
側壁ポリシリコン層１８ａを形成する。その後、フォト
レジスト層１４をマスクとして層間絶縁層１３を形成
し、フォトレジスト層１４の除去及びビット線ＢＬ1 と
しての配線層１９の形成は図５の（Ｉ）と同様に行われ
る。
シリコン層１８を等方性エッチングすることにより、ソ
ース領域ＳＣ上のみにポリシリコン層１８を残存させ、
側壁ポリシリコン層１８ａを形成する。その後、フォト
レジスト層１４をマスクとして層間絶縁層１３を形成
し、フォトレジスト層１４の除去及びビット線ＢＬ1 と
しての配線層１９の形成は図５の（Ｉ）と同様に行われ
る。
【００２９】ここで、メモリトランジスタのチャネル長
を１μｍ、セレクトレジスタのチャネル長を１μｍ、ソ
ース領域の幅を１μｍ、コンタクトホールの大きさを
０．５μｍ、コンタクトホールとメモリトランジスタと
の間隔を０．５μｍとすれば、図１１における従来の１
メモリセル当たりの長さは３．２５μｍとなるが、図１
における本発明の１メモリセル当たりの長さは２．７５
μｍとなり、１５％も小さくなり、高集積化の点で有利
であることが明らかである。さらに、図６に示すごとく
ソース領域を構成してソース領域の幅が、たとえば、
０．５μｍとなると、図６における本発明における１メ
モリセル当たりの長さは２．５５μｍとなり、２３％も
小さくなる。
を１μｍ、セレクトレジスタのチャネル長を１μｍ、ソ
ース領域の幅を１μｍ、コンタクトホールの大きさを
０．５μｍ、コンタクトホールとメモリトランジスタと
の間隔を０．５μｍとすれば、図１１における従来の１
メモリセル当たりの長さは３．２５μｍとなるが、図１
における本発明の１メモリセル当たりの長さは２．７５
μｍとなり、１５％も小さくなり、高集積化の点で有利
であることが明らかである。さらに、図６に示すごとく
ソース領域を構成してソース領域の幅が、たとえば、
０．５μｍとなると、図６における本発明における１メ
モリセル当たりの長さは２．５５μｍとなり、２３％も
小さくなる。
【００３０】なお、上述の実施例において、ポリシリコ
ン層に燐を含有せしめたのはポリシリコン層の導電率を
大きせしめるためであり、他の不純物たとえば砒素を含
有せしめてもよい。
ン層に燐を含有せしめたのはポリシリコン層の導電率を
大きせしめるためであり、他の不純物たとえば砒素を含
有せしめてもよい。
【００３１】
【発明の効果】以上説明したように本発明によれば、不
必要なセレクトゲートが存在しないので高集積化を図る
ことができると共に、不必要なセレクトゲートを無効化
（常時オン化）する工程が不要なので製造コストも低減
できる。
必要なセレクトゲートが存在しないので高集積化を図る
ことができると共に、不必要なセレクトゲートを無効化
（常時オン化）する工程が不要なので製造コストも低減
できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施例を示す断面図及び平面図である。
実施例を示す断面図及び平面図である。
【図２】図１の不揮発性半導体記憶装置の等価回路図で
ある。
ある。
【図３】図１の不揮発性半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図４】図１の不揮発性半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図５】図１の不揮発性半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図６】本発明に係る不揮発性半導体記憶装置の第２の
実施例を示す断面図である。
実施例を示す断面図である。
【図７】図６の不揮発性半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図８】従来の不揮発性半導体記憶装置を示す断面図で
ある。
ある。
【図９】図８の不揮発性半導体記憶装置の等価回路図で
ある。
ある。
【図１０】図８の不揮発性半導体記憶装置の問題点を説
明する断面図である。
明する断面図である。
【図１１】他の従来の不揮発性半導体記憶装置を示す断
面図である。
面図である。
【図１２】図１１の不揮発性半導体記憶装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１３】図１１の不揮発性半導体記憶装置の製造方法
を説明する断面図である。
を説明する断面図である。
【符号の説明】 １…半導体基板 ２…トンネル絶縁層 ３ａ…フローティングゲート ４…絶縁層 ６ａ…コントロールゲート ７…マスク絶縁層 ９…絶縁層 ９ａ…側壁絶縁層 １０…ポリシリコン層 １０ａ…側壁ポリシリコン層 １１…フォトレジスト層 １２…拡散層 １３…層間絶縁層 １４…フォトレジスト層 １５…側壁絶縁層 １６…フォトレジスト層 １７…拡散層 １８…ポリシリコン層 １８ａ…側壁ポリシリコン層 １９…配線層（ビット線） ＭＴ01、ＭＴ11、ＭＴ21、ＭＴ31…メモリトランジスタ Ｓ1 、Ｓ2 …セレクトトランジスタ ＳＣ…ソース領域 ＤＲ11、ＤＲ21…ドレイン領域 ＷＬ1 、ＷＬ2 …ワード線（コントロールゲート） ＢＬ1 …ビット線
Claims (14)
- 【請求項１】 半導体基板（１）上に第１の絶縁層
（２）を介して形成されたフローティングゲート（３
ａ）と、該フローティングゲート上に第２の絶縁層
（４）を介して形成されたコントロールゲート（６ａ）
とを有するメモリトランジスタ（ＭＴ11）と、 該メモリトランジスタの一方側のみに隔壁絶縁層（９
ａ）を介してかつ前記半導体基板上に第３の絶縁層
（２）を介して形成されたセレクトゲート（Ｓ1 ）を有
するセレクトトランジスタ（ＳＴ11）とを具備する不揮
発性半導体記憶装置。 - 【請求項２】 前記第３の絶縁層は前記第１の絶縁層と
同一である請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 半導体基板（１）上に、第１の絶縁層
（２）、第１の導電層（３）、第２の絶縁層（４）、第
２の導電層（６）及び第３の絶縁層（７）を順次形成す
る工程と、 前記第１の絶縁層、第１の導電層、前記第２の絶縁層、
第２の導電層及び第３の絶縁層を所定パターンにパター
ニングする工程と、 該パターニングされた所定パターン上に所定の厚さを有
する第３の導電層（１０）を形成する工程と、 該第３の導電層を等方性エッチングして前記所定パター
ンの一部の側壁に前記第３の導電層（１０ａ）を残存せ
しめる工程とを具備する不揮発性半導体装置の製造方
法。 - 【請求項４】 前記第３の導電層の所定厚さは前記所定
パターンの最小間隔の１／２以上である請求項３に記載
の不揮発性半導体装置の製造方法。 - 【請求項５】 半導体基板（１）上に第１の絶縁層
（２）及び第１の導電層（３）を順次形成する工程と、 該第１の導電層をパターニングして所定の開口を形成す
る工程と、 該開口された第１の導電層上に第２の絶縁層（４）、第
２の導電層（６）及び第３の絶縁層（７）を順次形成す
る工程と、 前記第１の導電層、前記第２の絶縁層、前記第２の導電
層及び前記第３の絶縁層を所定パターンにパターニング
する工程と、 該所定パターン上に第４の絶縁層（９）を形成して異方
性エッチングを施して前記所定パターンの側壁のみに前
記第４の絶縁層（９ａ）を残存せしめる工程と、 該第４の絶縁層が残存せしめられたパターン上に所定厚
さの第３の導電層（１０）を形成する工程と、 第第３の導電層に等方性エッチングを施して前記所定パ
ターンの一部の側壁に前記第３の導電層（１０ａ）を残
存せしめる工程とを具備する不揮発性半導体記憶装置の
製造方法。 - 【請求項６】 前記第３の導電層の所定厚さは前記所定
パターンの最小間隔の１／２以上である請求項５に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 さらに、 前記所定パターン上の前記第１の絶縁層を除去する工程
と、 該第１の絶縁層の除去後全面に第４の導電層（１８）を
形成する工程と、 該第４の導電層に等方性エッチングを施して前記所定パ
ターンのみに該第４の導電層（１８ａ）を残存せしめる
工程とを具備する請求項５に記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項８】 半導体基板（１）上に第１の絶縁層
（２）及び第１のポリシリコン層（３）を順次形成する
工程と、 該第１のポリシリコン層をパターニングして所定の開口
を形成する工程と、 該開口された第１のポリシリコン層上に第２の絶縁層コ
ントロールゲートとしての第２のポリシリコン層（６）
及び第３の絶縁層（７）を順次形成する工程と、 前記
第１のポリシリコン層、第２の絶縁層、前記第２のポリ
シリコン層及び前記第３の絶縁層を所定パターンにパタ
ーニングする工程と、 該所定パターン上に第４の絶縁層（９）を形成して異方
性エッチングを施して前記所定パターンの側壁に前記第
４の絶縁層（９ａ）を残存せしめる工程と、 該第４の絶縁層が残存せしめられたパターン上に所定厚
さの第３のポリシリコン層（１０）を形成する工程と、 該第３のポリシリコン層に等方性エッチングを施して前
記所定パターンの一部の側壁に前記第３のポリシリコン
層（１０ａ）をセレクトゲートと残存せしめる工程とを
具備する不揮発性半導体記憶装置の製造方法。 - 【請求項９】 前記第３のポリシリコン層の厚さは前記
所定パターンの最小間隔の１／２以上である請求項８に
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 前記第２の絶縁層は、シリコン酸化
膜、シリコン窒化膜及びシリコン酸化膜の３層よりなる
請求項８に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１１】 さらに、 前記所定開口の前記第１の絶縁層を除去する工程と、 該第１の絶縁層の除去後全面に第４の導電層（１８）を
形成する工程と、 該第４の導電層に等方性エッチングを施して前記所定の
パターンのみに該第４の導電層（１８ａ）を残存せしめ
る工程とを具備する請求項８に記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項１２】 さらに、 前記所定の開口に相当する前記第１の絶縁層、前記第１
のポリシリコン層、前記第２のポリシリコン層及び前記
第３の絶縁層を除去して前記半導体基板を露出させる工
程と、 該露出された半導体基板に不純物を導入してソース領域
を形成する工程とを具備する請求項８に記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項１３】 前記ソース領域は前記メモリトランジ
スタのドレイン領域と同時に形成される請求項１２に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 さらに、 前記露出された半導体基板上に第４のポリシリコン層
（１８ａ）を形成する工程を具備する請求項１２に記載
の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135175A JP2912120B2 (ja) | 1993-05-14 | 1993-05-14 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135175A JP2912120B2 (ja) | 1993-05-14 | 1993-05-14 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326324A true JPH06326324A (ja) | 1994-11-25 |
| JP2912120B2 JP2912120B2 (ja) | 1999-06-28 |
Family
ID=15145592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5135175A Expired - Lifetime JP2912120B2 (ja) | 1993-05-14 | 1993-05-14 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912120B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004021459A1 (en) * | 2002-09-02 | 2004-03-11 | Tco Co., Ltd. | White light emitting diode and its methode of making |
| KR100437470B1 (ko) * | 2001-01-31 | 2004-06-23 | 삼성전자주식회사 | 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법 |
| KR100454132B1 (ko) * | 2002-09-09 | 2004-10-26 | 삼성전자주식회사 | 비휘발성 기억소자 및 그 형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112166A (ja) * | 1989-09-20 | 1991-05-13 | Samsung Electron Co Ltd | 不揮発性の半導体記憶装置及びその製造方法 |
-
1993
- 1993-05-14 JP JP5135175A patent/JP2912120B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112166A (ja) * | 1989-09-20 | 1991-05-13 | Samsung Electron Co Ltd | 不揮発性の半導体記憶装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437470B1 (ko) * | 2001-01-31 | 2004-06-23 | 삼성전자주식회사 | 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법 |
| WO2004021459A1 (en) * | 2002-09-02 | 2004-03-11 | Tco Co., Ltd. | White light emitting diode and its methode of making |
| KR100454132B1 (ko) * | 2002-09-09 | 2004-10-26 | 삼성전자주식회사 | 비휘발성 기억소자 및 그 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2912120B2 (ja) | 1999-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970121 |