JPH06333952A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06333952A JPH06333952A JP14267293A JP14267293A JPH06333952A JP H06333952 A JPH06333952 A JP H06333952A JP 14267293 A JP14267293 A JP 14267293A JP 14267293 A JP14267293 A JP 14267293A JP H06333952 A JPH06333952 A JP H06333952A
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Abstract
(57)【要約】
【構成】 基板１上に設けられるゲート電極２、ゲート
絶縁膜３、半導体層４、６ソース電極７ａおよびドレイ
ン電極７ｂを備える逆スタガー構造の薄膜トランジスタ
である。その基板１の表面側に溝２２が設けられ、その
溝２２内に前記ゲート電極２と前記ゲート絶縁膜３の少
なくとも一部とが配置される。その溝外にソース電極７
ａとドレイン電極７ｂとが配置される。 【効果】 ソース、ドレイン電極および半導体層に大き
な段差ができることはないので、断線を防止でき、ま
た、ゲート絶縁膜における欠陥の発生を抑制してゲート
電極とソース、ドレイン電極との間でのショートを防止
でき、歩留りを向上できる。
絶縁膜３、半導体層４、６ソース電極７ａおよびドレイ
ン電極７ｂを備える逆スタガー構造の薄膜トランジスタ
である。その基板１の表面側に溝２２が設けられ、その
溝２２内に前記ゲート電極２と前記ゲート絶縁膜３の少
なくとも一部とが配置される。その溝外にソース電極７
ａとドレイン電極７ｂとが配置される。 【効果】 ソース、ドレイン電極および半導体層に大き
な段差ができることはないので、断線を防止でき、ま
た、ゲート絶縁膜における欠陥の発生を抑制してゲート
電極とソース、ドレイン電極との間でのショートを防止
でき、歩留りを向上できる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス方式のＬＣＤにおいて用いられる逆スタガー構造
の薄膜トランジスタに関する。
リクス方式のＬＣＤにおいて用いられる逆スタガー構造
の薄膜トランジスタに関する。
【０００２】
【従来の技術】図３に示す従来の逆スタガー構造の薄膜
トランジスタ１００は、基板１０１の表面１０１ａ上に
形成されるゲート電極１０２と、このゲート電極１０２
上に形成されるゲート絶縁膜１０３と、このゲート絶縁
膜１０３上に水素化非晶質シリコン等により形成される
半導体薄膜１０４と、この半導体薄膜１０４上にリン等
をドープされたマイクロクリスタルシリコン等により形
成されるｎ+ 型半導体薄膜１０６と、このｎ+ 型半導体
薄膜１０６上に形成されるソース電極１０７ａおよびド
レイン電極１０７ｂを備え、また、ｎ+ 型半導体薄膜１
０６のチャネル部のエッチングの際に半導体薄膜１０４
がエッチングされてしまうのを防止するためエッチング
ストッパー１０５が設けられている。
トランジスタ１００は、基板１０１の表面１０１ａ上に
形成されるゲート電極１０２と、このゲート電極１０２
上に形成されるゲート絶縁膜１０３と、このゲート絶縁
膜１０３上に水素化非晶質シリコン等により形成される
半導体薄膜１０４と、この半導体薄膜１０４上にリン等
をドープされたマイクロクリスタルシリコン等により形
成されるｎ+ 型半導体薄膜１０６と、このｎ+ 型半導体
薄膜１０６上に形成されるソース電極１０７ａおよびド
レイン電極１０７ｂを備え、また、ｎ+ 型半導体薄膜１
０６のチャネル部のエッチングの際に半導体薄膜１０４
がエッチングされてしまうのを防止するためエッチング
ストッパー１０５が設けられている。
【０００３】
【発明が解決しようとする課題】上記従来の薄膜トラン
ジスタ１００の全構成要素は、基板１０１の平坦な表面
１０１ａ上に形成されている。そのため、ソース、ドレ
イン電極１０７ａ、１０７ｂや半導体薄膜１０４、１０
６に大きな段差ができ、断線をおこさせる原因になって
いる。また、ゲート電極１０２を低抵抗化のために厚く
すると、ゲート絶縁膜１０３にも大きな段差ができて内
部にボイド等の欠陥が生じ易くなり、ゲート電極１０２
とソース、ドレイン電極１０７ａ、１０７ｂとの間での
ョートが発生し易くなる。
ジスタ１００の全構成要素は、基板１０１の平坦な表面
１０１ａ上に形成されている。そのため、ソース、ドレ
イン電極１０７ａ、１０７ｂや半導体薄膜１０４、１０
６に大きな段差ができ、断線をおこさせる原因になって
いる。また、ゲート電極１０２を低抵抗化のために厚く
すると、ゲート絶縁膜１０３にも大きな段差ができて内
部にボイド等の欠陥が生じ易くなり、ゲート電極１０２
とソース、ドレイン電極１０７ａ、１０７ｂとの間での
ョートが発生し易くなる。
【０００４】また、上記従来の薄膜トランジスタ１００
では、ゲート電極１０２を形成するためのエッチング、
半導体薄膜１０４を形成するためのエッチング、エッチ
ングストッパー１０５を形成するためのエッチング、お
よびｎ+ 型半導体薄膜１０６とソース、ドレイン電極１
０７ａ、１０７ｂを形成するためのエッチングは、それ
ぞれ異なるレジストパターンを用いて行なうものであ
る。そのため、各エッチング毎にレジストをマスクを介
し露光してレジストパターンを形成する工程が必要にな
り、製造工程が長くなって不良品が発生し易く、歩留り
を低下させる原因の一つになっている。
では、ゲート電極１０２を形成するためのエッチング、
半導体薄膜１０４を形成するためのエッチング、エッチ
ングストッパー１０５を形成するためのエッチング、お
よびｎ+ 型半導体薄膜１０６とソース、ドレイン電極１
０７ａ、１０７ｂを形成するためのエッチングは、それ
ぞれ異なるレジストパターンを用いて行なうものであ
る。そのため、各エッチング毎にレジストをマスクを介
し露光してレジストパターンを形成する工程が必要にな
り、製造工程が長くなって不良品が発生し易く、歩留り
を低下させる原因の一つになっている。
【０００５】本発明は、上記従来技術の問題を解決する
ことのできる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
ことのできる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本件第１発明は、基板上
に設けられるゲート電極、ゲート絶縁膜、半導体層、ソ
ース電極およびドレイン電極を備える逆スタガー構造の
薄膜トランジスタにおいて、その基板の表面側に溝が設
けられ、その溝内に前記ゲート電極と前記ゲート絶縁膜
の少なくとも一部とが配置されると共にその溝外に前記
ソース電極と前記ドレイン電極とが配置されていること
を特徴とする。
に設けられるゲート電極、ゲート絶縁膜、半導体層、ソ
ース電極およびドレイン電極を備える逆スタガー構造の
薄膜トランジスタにおいて、その基板の表面側に溝が設
けられ、その溝内に前記ゲート電極と前記ゲート絶縁膜
の少なくとも一部とが配置されると共にその溝外に前記
ソース電極と前記ドレイン電極とが配置されていること
を特徴とする。
【０００７】本件第２発明は、基板上に設けられるゲー
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極を備える逆スタガー構造の薄膜トランジスタ
において、その基板の表面側に溝が設けられ、その溝内
に前記ゲート電極を電解メッキにより形成するためのメ
ッキ電極が設けられ、その溝内に前記ゲート電極と前記
ゲート絶縁膜の一部とが配置されると共にその溝外に前
記ソース電極と前記ドレイン電極とが配置されているこ
とを特徴とする。
ト電極、ゲート絶縁膜、半導体層、ソース電極およびド
レイン電極を備える逆スタガー構造の薄膜トランジスタ
において、その基板の表面側に溝が設けられ、その溝内
に前記ゲート電極を電解メッキにより形成するためのメ
ッキ電極が設けられ、その溝内に前記ゲート電極と前記
ゲート絶縁膜の一部とが配置されると共にその溝外に前
記ソース電極と前記ドレイン電極とが配置されているこ
とを特徴とする。
【０００８】
【作用】本件各発明の逆スタガー構造の薄膜トランジス
タの構成によれば、基板の表面側に設けられる溝内にゲ
ート電極とゲート絶縁膜の少なくとも一部とが配置さ
れ、その溝外にソース電極とドレイン電極とが配置され
るので、基板の平坦な表面上に薄膜トランジスタの全構
成要素を形成するのに比べ、そのソース、ドレイン電極
および半導体層に生じる段差を小さくし、あるいは全く
段差をなくすことが可能になる。また、そのゲート電極
の厚さを大きくしても、ゲート絶縁膜の少なくとも一部
は溝内に形成されるので、そのゲート絶縁膜にできる段
差を小さくでき、あるいは全く段差をなくすことが可能
になるので、そのゲート絶縁膜における欠陥の発生を抑
制できる。
タの構成によれば、基板の表面側に設けられる溝内にゲ
ート電極とゲート絶縁膜の少なくとも一部とが配置さ
れ、その溝外にソース電極とドレイン電極とが配置され
るので、基板の平坦な表面上に薄膜トランジスタの全構
成要素を形成するのに比べ、そのソース、ドレイン電極
および半導体層に生じる段差を小さくし、あるいは全く
段差をなくすことが可能になる。また、そのゲート電極
の厚さを大きくしても、ゲート絶縁膜の少なくとも一部
は溝内に形成されるので、そのゲート絶縁膜にできる段
差を小さくでき、あるいは全く段差をなくすことが可能
になるので、そのゲート絶縁膜における欠陥の発生を抑
制できる。
【０００９】さらに、本件第２発明の構成によれば、基
板の表面側に設けられる溝内に配置されるゲート電極を
電解メッキによって形成することができるので、ゲート
電極形成のためのエッチング工程が不要になる。
板の表面側に設けられる溝内に配置されるゲート電極を
電解メッキによって形成することができるので、ゲート
電極形成のためのエッチング工程が不要になる。
【００１０】
【実施例】以下、図１を参照して第１実施例の薄膜トラ
ンジスタ１０の構成を製造方法と共に説明する。
ンジスタ１０の構成を製造方法と共に説明する。
【００１１】まず、図１の（１）に示すように、ほう珪
酸ガラス等の透明基板１自体の表面側を加工して溝２２
を設ける。この溝２２の底面２２ａは基板１の表面１ａ
に平行とされ、また、溝２２の両側面２２ｂは基板１の
表面１ａに向かうに従い互いに離れる方向に傾斜する。
酸ガラス等の透明基板１自体の表面側を加工して溝２２
を設ける。この溝２２の底面２２ａは基板１の表面１ａ
に平行とされ、また、溝２２の両側面２２ｂは基板１の
表面１ａに向かうに従い互いに離れる方向に傾斜する。
【００１２】次に、図１の（２）に示すように、その溝
２２内にゲート電極２を形成する。このゲート電極２
は、Ｃｒ、Ｔａ、Ｍｏ、Ａｌ及びその合金等を５００Å
〜１５００Å程度の厚さにスパッタ法等により堆積し、
この堆積層をレジストパターンを用いてエッチングする
ことで形成できる。
２２内にゲート電極２を形成する。このゲート電極２
は、Ｃｒ、Ｔａ、Ｍｏ、Ａｌ及びその合金等を５００Å
〜１５００Å程度の厚さにスパッタ法等により堆積し、
この堆積層をレジストパターンを用いてエッチングする
ことで形成できる。
【００１３】次に、図１の（３）に示すように、そのゲ
ート電極２上にゲート絶縁膜３、半導体層の一部を構成
する第１の半導体薄膜４およびエッチングストッパ５を
連続して成膜する。そのゲート絶縁膜３は、ＳｉＮx 、
ＳｉＯ2 あるいはＴａＯx 等を２０００Å〜６０００Å
程度の厚さに堆積することで形成できる。その第１の半
導体薄膜４は、例えば不純物をドープされていない水素
化非晶質シリコンを１００Å〜１０００Å程度の厚さに
堆積することで形成できる。そのエッチングストッパ５
は、例えばＳｉＮx を１０００Å程度の厚さに堆積する
ことで形成できる。本実施例では、前記溝２２内にゲー
ト電極２、ゲート絶縁膜３、半導体薄膜４およびエッチ
ングストッパ５が配置されるように、その溝２２の深さ
と各薄膜２、３、４、５の堆積厚さとが定められてい
る。
ート電極２上にゲート絶縁膜３、半導体層の一部を構成
する第１の半導体薄膜４およびエッチングストッパ５を
連続して成膜する。そのゲート絶縁膜３は、ＳｉＮx 、
ＳｉＯ2 あるいはＴａＯx 等を２０００Å〜６０００Å
程度の厚さに堆積することで形成できる。その第１の半
導体薄膜４は、例えば不純物をドープされていない水素
化非晶質シリコンを１００Å〜１０００Å程度の厚さに
堆積することで形成できる。そのエッチングストッパ５
は、例えばＳｉＮx を１０００Å程度の厚さに堆積する
ことで形成できる。本実施例では、前記溝２２内にゲー
ト電極２、ゲート絶縁膜３、半導体薄膜４およびエッチ
ングストッパ５が配置されるように、その溝２２の深さ
と各薄膜２、３、４、５の堆積厚さとが定められてい
る。
【００１４】次に、図１の（４）に示すように、基板１
の表面１ａよりも上方に堆積されたゲート絶縁膜３、半
導体薄膜４およびエッチングストッパ５を機械研磨によ
り除去することで、その溝２２内のゲート絶縁膜３、半
導体薄膜４およびエッチングストッパ５の各上面３ａ、
４ａ、５ａを基板１の表面１ａと面一にする。
の表面１ａよりも上方に堆積されたゲート絶縁膜３、半
導体薄膜４およびエッチングストッパ５を機械研磨によ
り除去することで、その溝２２内のゲート絶縁膜３、半
導体薄膜４およびエッチングストッパ５の各上面３ａ、
４ａ、５ａを基板１の表面１ａと面一にする。
【００１５】次に、図１の（５）に示すように、半導体
層の残部を構成する第２の半導体薄膜６と電極用金属薄
膜７とを連続して成膜する。その第２の半導体薄膜６は
ｎ+型であって、例えばリンをドープされたマイクロク
リスタルシリコンを１００Å〜１０００Å程度の厚さに
堆積することで形成できる。その電極用金属薄膜７は、
ＴｉあるいはＭｏＳｉ等を２００Å〜１０００Å程度の
厚さに堆積したり、Ａｌを２０００Å〜６０００Å程度
の厚さに堆積することで形成できる。
層の残部を構成する第２の半導体薄膜６と電極用金属薄
膜７とを連続して成膜する。その第２の半導体薄膜６は
ｎ+型であって、例えばリンをドープされたマイクロク
リスタルシリコンを１００Å〜１０００Å程度の厚さに
堆積することで形成できる。その電極用金属薄膜７は、
ＴｉあるいはＭｏＳｉ等を２００Å〜１０００Å程度の
厚さに堆積したり、Ａｌを２０００Å〜６０００Å程度
の厚さに堆積することで形成できる。
【００１６】しかる後に、図１の（６）に示すように、
電極用金属薄膜７のチャネル部に対応する部分をレジス
トパターンを用いてエッチングにより除去してソース電
極７ａとドレイン電極７ｂとを形成し、このソース電極
７ａとドレイン電極７ｂとをマスクとしてｎ+ 型半導体
薄膜６のチャネル部に対応する部分をエッチングにより
除去することで、薄膜トランジスタ１０を構成する。
電極用金属薄膜７のチャネル部に対応する部分をレジス
トパターンを用いてエッチングにより除去してソース電
極７ａとドレイン電極７ｂとを形成し、このソース電極
７ａとドレイン電極７ｂとをマスクとしてｎ+ 型半導体
薄膜６のチャネル部に対応する部分をエッチングにより
除去することで、薄膜トランジスタ１０を構成する。
【００１７】上記薄膜トランジスタ１０においては、基
板１に設けられる溝２２内にゲート電極２、ゲート絶縁
膜３、半導体層の一部を構成する第１の半導体薄膜４お
よびエッチングストッパ５を配置し、その溝２２外に半
導体層の残部を構成するｎ+型の第２の半導体薄膜６と
ソース、ドレイン電極７ａ、７ｂを配置し、さらに、そ
の溝２２内のゲート絶縁膜３、半導体薄膜４およびエッ
チングストッパ５の各上面３ａ、４ａ、５ａを基板１の
表面１ａと面一にしているので、ソース、ドレイン電極
７ａ、７ｂおよび半導体薄膜４、６における段差は全く
ない。これにより、ソース電極、ドレイン電極７ａ、７
ｂの断線を防止できる。また、ゲート電極２の厚さを大
きくしても、ゲート絶縁膜３に段差が生じることはない
ので、ゲート絶縁膜３における欠陥の発生を抑制し、ゲ
ート電極２とソース、ドレイン電極７ａ、７ｂとの間で
のショートを防止できる。
板１に設けられる溝２２内にゲート電極２、ゲート絶縁
膜３、半導体層の一部を構成する第１の半導体薄膜４お
よびエッチングストッパ５を配置し、その溝２２外に半
導体層の残部を構成するｎ+型の第２の半導体薄膜６と
ソース、ドレイン電極７ａ、７ｂを配置し、さらに、そ
の溝２２内のゲート絶縁膜３、半導体薄膜４およびエッ
チングストッパ５の各上面３ａ、４ａ、５ａを基板１の
表面１ａと面一にしているので、ソース、ドレイン電極
７ａ、７ｂおよび半導体薄膜４、６における段差は全く
ない。これにより、ソース電極、ドレイン電極７ａ、７
ｂの断線を防止できる。また、ゲート電極２の厚さを大
きくしても、ゲート絶縁膜３に段差が生じることはない
ので、ゲート絶縁膜３における欠陥の発生を抑制し、ゲ
ート電極２とソース、ドレイン電極７ａ、７ｂとの間で
のショートを防止できる。
【００１８】以下、図２を参照して第２実施例の薄膜ト
ランジスタ３０の構成を製造方法と共に説明する。この
第２実施例の薄膜トランジスタ３０は、アクティブマト
リクス方式のＬＣＤにおける画素の駆動に用いられるも
のである。
ランジスタ３０の構成を製造方法と共に説明する。この
第２実施例の薄膜トランジスタ３０は、アクティブマト
リクス方式のＬＣＤにおける画素の駆動に用いられるも
のである。
【００１９】まず、図２の（１）に示すように、ほう珪
酸ガラス等の透明なＬＣＤ基板３１の表面３１ａ上に絶
縁膜２９を形成し、この絶縁膜２９にエッチングにより
溝５２を設ける。この溝５２の底面は基板３１の表面３
１ａにより構成され、また、その溝５２の両側面５２ｂ
は絶縁膜２９の上面２９ａに向かうに従い互いに離れる
方向に傾斜する。その絶縁膜２９は、ＳｉＮx 、ＳｉＯ
2 、ＴａＯx あるいはポリイミド系樹脂等を堆積するこ
とで形成できる。
酸ガラス等の透明なＬＣＤ基板３１の表面３１ａ上に絶
縁膜２９を形成し、この絶縁膜２９にエッチングにより
溝５２を設ける。この溝５２の底面は基板３１の表面３
１ａにより構成され、また、その溝５２の両側面５２ｂ
は絶縁膜２９の上面２９ａに向かうに従い互いに離れる
方向に傾斜する。その絶縁膜２９は、ＳｉＮx 、ＳｉＯ
2 、ＴａＯx あるいはポリイミド系樹脂等を堆積するこ
とで形成できる。
【００２０】次に、図２の（２）に示すように、その溝
５２内に導電性材料によりメッキ電極５３を形成する。
そのメッキ電極５３は、前記絶縁膜２９の上面２９ａに
形成される画素電極５４と共通のＩＴＯからなる。すな
わち、その絶縁膜２９の上面２９ａと溝５２の内面の全
域に亘りＩＴＯを堆積し、レジストをマスクを介し露光
して形成したレジストパターンを用いエッチングするこ
とで、そのメッキ電極５３と画素電極５４とを形成す
る。
５２内に導電性材料によりメッキ電極５３を形成する。
そのメッキ電極５３は、前記絶縁膜２９の上面２９ａに
形成される画素電極５４と共通のＩＴＯからなる。すな
わち、その絶縁膜２９の上面２９ａと溝５２の内面の全
域に亘りＩＴＯを堆積し、レジストをマスクを介し露光
して形成したレジストパターンを用いエッチングするこ
とで、そのメッキ電極５３と画素電極５４とを形成す
る。
【００２１】次に、図２の（３）に示すように、電解メ
ッキ液内でメッキ電極５３に電圧を印可することで、そ
の溝５２内にゲート電極３２を形成する。そのゲート電
極３２の材料としては例えばＣｕを用いることができ
る。
ッキ液内でメッキ電極５３に電圧を印可することで、そ
の溝５２内にゲート電極３２を形成する。そのゲート電
極３２の材料としては例えばＣｕを用いることができ
る。
【００２２】次に、図２の（４）に示すように、その溝
５２内と絶縁膜２９の上面２９ａとに亘り、第１のゲー
ト絶縁膜３３ａを設ける。この第１のゲート絶縁膜３３
ａは、その溝５２と絶縁膜２９の上面２９ａとの境界で
大きな段差が生じることのないステップカバレージの良
いものが用いられ、例えば、スピンコーターを用いてＳ
ＯＧ（Spin on glass)をコーティングしたり、ＣＶＤ装
置によりＴＣＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ
2 Ｈ5 ) 4 ）を気相成長させて堆積することで形成す
る。本実施例では、その溝５２内にメッキ電極５３、ゲ
ート電極３２および第１のゲート絶縁膜３３ａの一部を
配置することができるように、その溝５２の深さと薄膜
５３、３２、３３ａの堆積厚さとが定められている。
５２内と絶縁膜２９の上面２９ａとに亘り、第１のゲー
ト絶縁膜３３ａを設ける。この第１のゲート絶縁膜３３
ａは、その溝５２と絶縁膜２９の上面２９ａとの境界で
大きな段差が生じることのないステップカバレージの良
いものが用いられ、例えば、スピンコーターを用いてＳ
ＯＧ（Spin on glass)をコーティングしたり、ＣＶＤ装
置によりＴＣＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ
2 Ｈ5 ) 4 ）を気相成長させて堆積することで形成す
る。本実施例では、その溝５２内にメッキ電極５３、ゲ
ート電極３２および第１のゲート絶縁膜３３ａの一部を
配置することができるように、その溝５２の深さと薄膜
５３、３２、３３ａの堆積厚さとが定められている。
【００２３】次に、図２の（５）に示すように、第２の
ゲート絶縁膜３３ｂ、半導体層の一部を構成する第１の
半導体薄膜３４およびエッチングストッパ３５を連続し
て成膜する。その第２のゲート絶縁膜３３ｂは、一般に
用いられるＳｉＮx 、ＳｉＯ2 あるいはＴａＯx 等をＣ
ＶＤ装置により気相成長させて堆積することで形成でき
る。この第２のゲート絶縁膜３３ｂのゲート電極３２上
での厚さは第１のゲート絶縁膜３３ａのゲート電極３２
上での厚さと略等しくされ、第２のゲート絶縁膜３３ｂ
との膜厚の合計が通常のゲート絶縁膜の厚さと等しくさ
れている。これにより、第１のゲート絶縁膜３３ａとし
てＳＯＧをスピンコートすることで、第２のゲート絶縁
膜３３ｂの形成に用いるＣＶＤ装置のメンテナンス周期
を長くできる。その第１の半導体薄膜４は、例えば不純
物をドープされていない水素化非晶質シリコンを１００
Å〜１０００Å程度の厚さに堆積することで形成でき
る。そのエッチングストッパ５は、例えばＳｉＮx を１
０００Å程度の厚さに堆積することで形成できる。
ゲート絶縁膜３３ｂ、半導体層の一部を構成する第１の
半導体薄膜３４およびエッチングストッパ３５を連続し
て成膜する。その第２のゲート絶縁膜３３ｂは、一般に
用いられるＳｉＮx 、ＳｉＯ2 あるいはＴａＯx 等をＣ
ＶＤ装置により気相成長させて堆積することで形成でき
る。この第２のゲート絶縁膜３３ｂのゲート電極３２上
での厚さは第１のゲート絶縁膜３３ａのゲート電極３２
上での厚さと略等しくされ、第２のゲート絶縁膜３３ｂ
との膜厚の合計が通常のゲート絶縁膜の厚さと等しくさ
れている。これにより、第１のゲート絶縁膜３３ａとし
てＳＯＧをスピンコートすることで、第２のゲート絶縁
膜３３ｂの形成に用いるＣＶＤ装置のメンテナンス周期
を長くできる。その第１の半導体薄膜４は、例えば不純
物をドープされていない水素化非晶質シリコンを１００
Å〜１０００Å程度の厚さに堆積することで形成でき
る。そのエッチングストッパ５は、例えばＳｉＮx を１
０００Å程度の厚さに堆積することで形成できる。
【００２４】次に、図２の（６）に示すように、第１の
半導体薄膜３４およびエッチングストッパ３５をレジス
トパターンを用いエッチングすることで島状にパターニ
ングする。
半導体薄膜３４およびエッチングストッパ３５をレジス
トパターンを用いエッチングすることで島状にパターニ
ングする。
【００２５】次に、図２の（７）に示すように、そのエ
ッチングストッパ３５をエッチングすることで、第１の
半導体薄膜３４のチャネル部に対応する部分のみをエッ
チングストッパ３５により覆う。そのエッチングストッ
パ３５のエッチングは、ポジレジストを基板３１の裏面
側（図において下方側）からゲート電極３２をマスクと
して露光して形成したレジストパターンを用いて行な
う。
ッチングストッパ３５をエッチングすることで、第１の
半導体薄膜３４のチャネル部に対応する部分のみをエッ
チングストッパ３５により覆う。そのエッチングストッ
パ３５のエッチングは、ポジレジストを基板３１の裏面
側（図において下方側）からゲート電極３２をマスクと
して露光して形成したレジストパターンを用いて行な
う。
【００２６】次に、図２の（８）に示すように、半導体
層の残部を構成する第２の半導体薄膜３６を成膜し、こ
の第２の半導体薄膜３６のチャネル部に対応する部分と
画素部に対応する部分とをレジストパターンを用いエッ
チングすることで除去する。その第２の半導体薄膜３６
はｎ+ 型であって、例えばリンをドープされたマイクロ
クリスタルシリコンを１００Å〜１０００Å程度の厚さ
に堆積することで形成できる。次に、各ゲート絶縁膜３
３ａ、３３ｂに画素電極５４とのコンタクトホール３９
を形成した後に、電極用金属薄膜を成膜し、この電極用
金属薄膜のチャネル部に対応する部分をレジストパター
ンを用いエッチングにより除去することで、ソース電極
３７ａとドレイン電極３７ｂとを形成し、これにより、
薄膜トランジスタ３０を構成すると共にそのドレイン電
極３７ｂをコンタクトホール３９を介し画素電極５４に
接続する。その電極用金属薄膜３７は、ＴｉあるいはＭ
ｏＳｉ等を２００Å〜１０００Å程度の厚さに堆積した
り、Ａｌを２０００Å〜６０００Å程度の厚さに堆積す
ることで形成できる。
層の残部を構成する第２の半導体薄膜３６を成膜し、こ
の第２の半導体薄膜３６のチャネル部に対応する部分と
画素部に対応する部分とをレジストパターンを用いエッ
チングすることで除去する。その第２の半導体薄膜３６
はｎ+ 型であって、例えばリンをドープされたマイクロ
クリスタルシリコンを１００Å〜１０００Å程度の厚さ
に堆積することで形成できる。次に、各ゲート絶縁膜３
３ａ、３３ｂに画素電極５４とのコンタクトホール３９
を形成した後に、電極用金属薄膜を成膜し、この電極用
金属薄膜のチャネル部に対応する部分をレジストパター
ンを用いエッチングにより除去することで、ソース電極
３７ａとドレイン電極３７ｂとを形成し、これにより、
薄膜トランジスタ３０を構成すると共にそのドレイン電
極３７ｂをコンタクトホール３９を介し画素電極５４に
接続する。その電極用金属薄膜３７は、ＴｉあるいはＭ
ｏＳｉ等を２００Å〜１０００Å程度の厚さに堆積した
り、Ａｌを２０００Å〜６０００Å程度の厚さに堆積す
ることで形成できる。
【００２７】上記薄膜トランジスタ３０においては、基
板３１の表面３１ａ側の絶縁膜２９に設けられる溝５２
内に、ゲート電極３２と第１のゲート絶縁膜３３ａの一
部を配置し、その溝５２外に第１のゲート絶縁膜３３ａ
の残部と、第２のゲート絶縁膜３３ｂと、半導体層を構
成する各半導体薄膜３４、３６と、ソース、ドレイン電
極３７ａ、３７ｂを配置し、さらに、その第１のゲート
絶縁膜３３ａとして大きな段差が生じないステップカバ
レージの良いものを用いているので、ソース、ドレイン
電極７ａ、７ｂおよび各半導体薄膜３４、３６における
段差を小さくできる。これにより、ソース、ドレイン電
極３７ａ、３７ｂの断線を防止できる。また、ゲート電
極３２の厚さを大きくしても、ゲート絶縁膜３３ａ、３
３ｂに生じる段差は小さいので、ゲート絶縁膜３３ａ、
３３ｂにおける欠陥の発生を抑制し、ゲート電極３２と
ソース、ドレイン電極３３ａ、３３ｂとの間でのョート
を防止できる。
板３１の表面３１ａ側の絶縁膜２９に設けられる溝５２
内に、ゲート電極３２と第１のゲート絶縁膜３３ａの一
部を配置し、その溝５２外に第１のゲート絶縁膜３３ａ
の残部と、第２のゲート絶縁膜３３ｂと、半導体層を構
成する各半導体薄膜３４、３６と、ソース、ドレイン電
極３７ａ、３７ｂを配置し、さらに、その第１のゲート
絶縁膜３３ａとして大きな段差が生じないステップカバ
レージの良いものを用いているので、ソース、ドレイン
電極７ａ、７ｂおよび各半導体薄膜３４、３６における
段差を小さくできる。これにより、ソース、ドレイン電
極３７ａ、３７ｂの断線を防止できる。また、ゲート電
極３２の厚さを大きくしても、ゲート絶縁膜３３ａ、３
３ｂに生じる段差は小さいので、ゲート絶縁膜３３ａ、
３３ｂにおける欠陥の発生を抑制し、ゲート電極３２と
ソース、ドレイン電極３３ａ、３３ｂとの間でのョート
を防止できる。
【００２８】また、上記第２実施例によれば、そのゲー
ト電極３２は電解メッキにより形成されるので、レジス
トパターンを用いてエッチングするのに比べ製造工程が
短くなり、不良品発生を防止して歩留りを向上すること
ができる。
ト電極３２は電解メッキにより形成されるので、レジス
トパターンを用いてエッチングするのに比べ製造工程が
短くなり、不良品発生を防止して歩留りを向上すること
ができる。
【００２９】さらに、上記第２実施例では、ゲート電極
３２を形成するためのメッキ電極５３と画素電極５４と
を、単一のマスクを介し露光して形成したレジストパタ
ーンを用いてＩＴＯをエッチングすることで同時に形成
している。そうすると、ゲート電極と画素電極とを相前
後するエッチング工程において形成する場合は、各エッ
チング工程において別個のマスクを介しレジストを露光
してレジストパターンを形成する必要があることから、
ゲート電極と画素電極とがマスクの位置決め精度の公差
だけ必要以上に離れるのに対し、メッキ電極５３と画素
電極５４とを単一のマスクにより同時に形成すること
で、そのマスクの位置決め精度の公差だけゲート電極３
２と画素電極５４とを近接させることができる。これに
より、薄膜トランジスタ３０と画素電極５４との間の配
線を短くし、液晶パネルの開口率を向上することができ
る。
３２を形成するためのメッキ電極５３と画素電極５４と
を、単一のマスクを介し露光して形成したレジストパタ
ーンを用いてＩＴＯをエッチングすることで同時に形成
している。そうすると、ゲート電極と画素電極とを相前
後するエッチング工程において形成する場合は、各エッ
チング工程において別個のマスクを介しレジストを露光
してレジストパターンを形成する必要があることから、
ゲート電極と画素電極とがマスクの位置決め精度の公差
だけ必要以上に離れるのに対し、メッキ電極５３と画素
電極５４とを単一のマスクにより同時に形成すること
で、そのマスクの位置決め精度の公差だけゲート電極３
２と画素電極５４とを近接させることができる。これに
より、薄膜トランジスタ３０と画素電極５４との間の配
線を短くし、液晶パネルの開口率を向上することができ
る。
【００３０】なお、本発明は上記実施例に限定されな
い。
い。
【００３１】例えば、第１実施例においては基板１自体
に溝２２を直接形成したが、第２実施例におけるように
絶縁膜に溝を設けるようにしてもよく、一方、第２実施
例において基板自体に直接溝を設けるようにしてもよ
い。また、第１実施例において、機械研磨ではなくエッ
チングにより基板１の表面１ａよりも上方に堆積された
ゲート絶縁膜３、半導体薄膜４およびエッチングストッ
パ５を除去することで、溝２２内のゲート絶縁膜３、半
導体薄膜４およびエッチングストッパ５の各上面３ａ、
４ａ、５ａを基板１の表面１ａと面一にしてもよい。ま
た、第１実施例においては溝２２内にゲート電極２、ゲ
ート絶縁膜３、半導体薄膜４およびエッチングストッパ
５を配置したが、第２実施例におけるようにゲート電極
とゲート絶縁膜の一部のみを溝内に配置し、他の構成を
溝外に配置してもよい。また、第１実施例では溝２２内
のゲート絶縁膜３、半導体薄膜４およびエッチングスト
ッパ５の各上面３ａ、４ａ、５ａを基板１の表面１ａと
面一にしているが、第２実施例におけるように面一にす
ることは必須ではない。また、第２実施例ではゲート絶
縁膜をステップカバレージのよい第１のゲート絶縁膜３
３ａと一般に用いられる第２のゲート絶縁膜３３ｂとで
構成したが、一般に用いられるゲート絶縁膜のみで構成
してもよい。また、エッチングストッパ３、３５は必須
ではなく、その場合は第１の半導体薄膜４、３４をエッ
チングによる減少を見込んで３０００Å程度に堆積する
のが好ましい。
に溝２２を直接形成したが、第２実施例におけるように
絶縁膜に溝を設けるようにしてもよく、一方、第２実施
例において基板自体に直接溝を設けるようにしてもよ
い。また、第１実施例において、機械研磨ではなくエッ
チングにより基板１の表面１ａよりも上方に堆積された
ゲート絶縁膜３、半導体薄膜４およびエッチングストッ
パ５を除去することで、溝２２内のゲート絶縁膜３、半
導体薄膜４およびエッチングストッパ５の各上面３ａ、
４ａ、５ａを基板１の表面１ａと面一にしてもよい。ま
た、第１実施例においては溝２２内にゲート電極２、ゲ
ート絶縁膜３、半導体薄膜４およびエッチングストッパ
５を配置したが、第２実施例におけるようにゲート電極
とゲート絶縁膜の一部のみを溝内に配置し、他の構成を
溝外に配置してもよい。また、第１実施例では溝２２内
のゲート絶縁膜３、半導体薄膜４およびエッチングスト
ッパ５の各上面３ａ、４ａ、５ａを基板１の表面１ａと
面一にしているが、第２実施例におけるように面一にす
ることは必須ではない。また、第２実施例ではゲート絶
縁膜をステップカバレージのよい第１のゲート絶縁膜３
３ａと一般に用いられる第２のゲート絶縁膜３３ｂとで
構成したが、一般に用いられるゲート絶縁膜のみで構成
してもよい。また、エッチングストッパ３、３５は必須
ではなく、その場合は第１の半導体薄膜４、３４をエッ
チングによる減少を見込んで３０００Å程度に堆積する
のが好ましい。
【００３２】
【発明の効果】本件各発明の薄膜トランジスタによれ
ば、ソース、ドレイン電極および半導体層に大きな段差
ができることはないので、断線を防止でき、また、ゲー
ト絶縁膜における欠陥の発生を抑制してゲート電極とソ
ース、ドレイン電極との間でのショートを防止でき、歩
留りを向上することができる。さらに、本件第２発明の
薄膜トランジスタによれば、基板に設けられる溝内にゲ
ート電極を電解メッキにより形成することで、製造工程
を短くして不良品発生を防止して歩留りを向上すること
ができる。
ば、ソース、ドレイン電極および半導体層に大きな段差
ができることはないので、断線を防止でき、また、ゲー
ト絶縁膜における欠陥の発生を抑制してゲート電極とソ
ース、ドレイン電極との間でのショートを防止でき、歩
留りを向上することができる。さらに、本件第２発明の
薄膜トランジスタによれば、基板に設けられる溝内にゲ
ート電極を電解メッキにより形成することで、製造工程
を短くして不良品発生を防止して歩留りを向上すること
ができる。
【図１】本発明の第１実施例の薄膜トランジスタの製造
工程の説明図
工程の説明図
【図２】本発明の第２実施例の薄膜トランジスタの製造
工程の説明図
工程の説明図
【図３】従来の薄膜トランジスタの構造説明図
１、３１ 基板 ２、３２ ゲート電極 ３、３３ａ、３３ｂ ゲート絶縁膜 ４、３４ 第１の半導体薄膜 ６、３６ 第２の半導体薄膜 ７ａ、３７ａ ソース電極 ７ｂ、３７ｂ ドレイン電極 ２２、５２ 溝 ５３ メッキ電極
Claims (2)
- 【請求項１】 基板上に設けられるゲート電極、ゲート
絶縁膜、半導体層、ソース電極およびドレイン電極を備
える逆スタガー構造の薄膜トランジスタにおいて、その
基板の表面側に溝が設けられ、その溝内に前記ゲート電
極と前記ゲート絶縁膜の少なくとも一部とが配置される
と共にその溝外に前記ソース電極と前記ドレイン電極と
が配置されていることを特徴とする薄膜トランジスタ。 - 【請求項２】 基板上に設けられるゲート電極、ゲート
絶縁膜、半導体層、ソース電極およびドレイン電極を備
える逆スタガー構造の薄膜トランジスタにおいて、その
基板の表面側に溝が設けられ、その溝内に前記ゲート電
極を電解メッキにより形成するためのメッキ電極が設け
られ、その溝内に前記ゲート電極と前記ゲート絶縁膜の
一部とが配置されると共にその溝外に前記ソース電極と
前記ドレイン電極とが配置されていることを特徴とする
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14267293A JPH06333952A (ja) | 1993-05-21 | 1993-05-21 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14267293A JPH06333952A (ja) | 1993-05-21 | 1993-05-21 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333952A true JPH06333952A (ja) | 1994-12-02 |
Family
ID=15320825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14267293A Pending JPH06333952A (ja) | 1993-05-21 | 1993-05-21 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359374A (ja) * | 2001-06-01 | 2002-12-13 | Semiconductor Energy Lab Co Ltd | 有機半導体装置及びその作製方法 |
| US8012791B2 (en) * | 2003-09-03 | 2011-09-06 | Cantrele Telecom Co., L.L.C. | Electronic components and methods for producing same |
-
1993
- 1993-05-21 JP JP14267293A patent/JPH06333952A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359374A (ja) * | 2001-06-01 | 2002-12-13 | Semiconductor Energy Lab Co Ltd | 有機半導体装置及びその作製方法 |
| US8012791B2 (en) * | 2003-09-03 | 2011-09-06 | Cantrele Telecom Co., L.L.C. | Electronic components and methods for producing same |
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