JPH06334530A - シリアルデータ通信の復号装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、歪率の変化に対して対応可能とす
る、全ディジタル的に構成できるようにしたシリアル通
信の復号装置を提供することを目的とする。 【構成】伝送された入力信号はコンパレータ11でスレッ
ショルドレベルと比較して波形成形した後に、順次直列
的に配置したＤ型フリップフロップ12〜16に入力する。
これらフリップフロップ12〜16は、入力ビット速度の８
倍のサンプルクロックで駆動されるもので、これらフリ
ップフロップ12〜16それぞれのＱ出力および /Ｑ出力の
論理によってビットデータの変化状況を判別する。そし
て、この判別状況にしたがってＪＫフリップフロップ21
を駆動し、このフリップフロップ21からパルス幅歪が補
正された出力信号を取り出すようにするもので、この出
力信号が復号回路に供給されて復号されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パルス幅歪のあるシ
リアル通信信号であっても、簡単にエラー率を低減でき
るようにした、バイフェーズ符号による車内ＬＡＮや汎
用シリアルデータ通信の復号装置に関する。

【０００２】

【従来の技術】バイフェーズ符号の復号手段としては、
例えば特開昭５９−７７７４８号公報に示されたような
復号方法が知られている。この復号方法は、パルス幅歪
によって生ずるエラーを低減するための手段を示してい
るものであるが、歪率が変化している場合には、その変
化に対して追従し対応することができない。ここでパル
ス幅歪とは、デューティ比（マーク率ともいう）のずれ
のことであり、データビット長の変化ではない。

【０００３】歪率の変化に対しても対応できる方法とし
て、特開昭６０−５１３５１号公報に示されたバイフェ
ーズ符号識別回路が知られているが、この識別回路にあ
っては、回路中にインダクタやコンデンサ等のアナログ
回路素子を用いるようにしている。したがって、全体の
回路構成において全ディジタル的に復号することができ
ず、モノシリックＩＣ化が困難である。

【０００４】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、ＩＣ化が可能な全ディジタ
ル的にした復号が可能とされるようにすると共に、歪率
の変化に対しても対応可能とした車内ＬＡＮや汎用シリ
アルデータ通信に適用できるようにしたシリアルデータ
通信の復号装置を提供しようとするものである。

【０００５】

【課題を解決するための手段】第１の発明に係るシリア
ルデータ通信の復号装置は、シリアル入力データを成形
処理して入力ビットデータを形成し、ビットデータ保持
手段で前記ビットデータの連続でなる入力データを複数
ビット分保持するもので、論理手段によってこの保持さ
れた複数の連続したビットデータの変化状況を判別す
る。そして、前記ビットデータの変化状況に基づいて、
ハイレベルもしくはローレベルの出力信号が得られ、こ
の出力信号に基づいて復号されるようにする。

【０００６】また第２の発明に係るシリアルデータ通信
の復号装置にあっては、先頭の特定される矩形波の組み
合わせからなる固定パターンのスタートフレームが設定
されたシリアル入力データに基づいて、前記入力データ
に対応した幅の矩形波信号を形成し、パルス幅歪検出タ
イミング検出手段で前記スタートフレームを構成する波
形に対応したタイミングを検出する。またパルス幅歪量
検出手段で、前記入力されたデータのスタートフレーム
の特定される波形の幅を測定して基準幅との差を求め、
求められた歪量に基づいて前記入力データに対応したシ
リアルデータ列を構成するパルス状信号のパルス幅を補
正するもので、前記パルス幅の補正されたパルス状信号
が復号されるようにする。

【０００７】

【作用】第１の発明にあっては、論理手段によって保持
された入力ビットデータの複数ビット分によって、連続
したビットデータの変化状況が判別される。例えば、バ
イフェーズ符号でサンプルクロックがデータ速度の８倍
であるならば、データの１ビット中には“１”および
“０”共に４クロック分あるはずである。しかし、パル
ス幅歪あるいはノイズによって“１”および“０”のい
ずれかの符号が２クロック分となった場合には、ビット
データの変化状況に基づいてハイレベルもしくはローレ
ベルを延長してパルス幅を補正するもので、これらの処
理が全ディジタル的に行われる。

【０００８】また第２の発明においては、スタートフレ
ームに基づいて得られた入力データに対応した幅の矩形
波信号が得られ、この信号の波形の幅と基準幅との差に
基づき歪量が検出される。このようにして歪量が求めら
れたならば、この歪量に基づいてシリアルデータ列を構
成するパルス状信号のパルス幅が補正され、このパルス
幅の補正されたパルス状信号が復号されるもので、全デ
ィジタル的に処理されてモノシリックＩＣ化が可能とさ
れる。

【０００９】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はシリアルデータ通信におけるパルス幅
歪補正回路を示すもので、入力信号がコンパレータ11に
入力されて、抵抗分圧によって設定された基準電圧と比
較される。ここで、送信元のデータ信号は図２で示すよ
うに矩形波状に構成されるもので、この矩形波形に対応
してアナログレベルが変化した入力信号がコンパレータ
11に入力される。したがって、この入力信号波形は送信
元の矩形波が崩れた状態となっているものであるがコン
パレータ11において波形成形され、その出力が第１のＤ
型フリップフロップ12のＤ入力端子に入力される。

【００１０】この第１のフリップフロップ12がセットさ
れたときにハイレベルとされるＱ出力Ｄ1 は、第２のＤ
型フリップフロップ13のＤ入力とされ、さらにこのフリ
ップフロップ13のＱ出力Ｄ2 が第３のＤ型フリップフロ
ップ14のＤ入力に供給されている。そして、このフリッ
プフロップ14のＱ出力Ｄ3 が第４のＤ型フリップフロッ
プ15のＤ入力に接続され、さらにこのフリップフロップ
15のＱ出力Ｄ4 が第５のＤ型フリップフロップ16のＤ端
子に入力され、このフリップフロップ16のセット時に出
力Ｄ5 が得られるようにする。すなわち、第１のないし
第５のＤ型フリップフロップ12〜16が、順次セット時出
力がＤ入力とされるようにして多段に直列的に配置され
るようにしている。

【００１１】ここで、この各フリップフロップ12〜16の
それぞれクロック端子ＣＫには、サンプルクロックが入
力されている。このサンプルクロックは、入力信号のデ
ータ速度の数倍ないし数十倍（この実施例では、図２で
示されるように８倍）に設定されている。

【００１２】第１および第２のフリップフロップ12およ
び13それぞれのリセット時にハイレベルとされる /Ｑ
（ /は負論理を表現する）出力、第３および第４のフリ
ップフロップ14および15のＱ出力、さらに第５のフリッ
プフロップ16の /Ｑ出力はオア回路17に供給し、逆にフ
リップフロップ12、13、16のＱ出力、およびフリップフ
ロップ14および15の /Ｑ出力はオア回路18に供給する。
そして、これらのオア回路17および18それぞれからの出
力Ｏ1 およびＯ2 は、それぞれアンド回路19および20に
入力する。

【００１３】アンド回路19には、出力Ｏ1 と共に第１お
よび第２のフリップフロップ12および13のＱ出力が入力
され、アンド回路20には出力Ｏ2 と共にフリップフロッ
プ12および13の /Ｑ出力が入力されるもので、これらア
ンド回路19および20それぞれからの出力Ａ1 およびＡ2
は、それぞれＪＫフリップフロップ22のＪ端子およびＫ
端子に入力する。このフリップフロップ21のクロック端
子ＣＫには、サンプルクロックがインバータ22で反転し
て結合されるもので、このフリッフロップ21のＱ端子か
らの出力信号が図示しないデコーダに入力されるように
する。

【００１４】この様に構成される装置において、コンパ
レータ11からの入力信号を波形成形した状態の出力信号
は、第１のフリップフロップ12のＤ端子に入力されるも
のであるが、第１ないし第５のフリップフロップ12〜16
は、１サンプルクロック毎にそれぞれＤ端子入力の状態
を保持する。したがって、入力信号に対応して第１ない
し第５のフリップフロップ12〜16それぞれからのＱ出力
Ｄ1 〜Ｄ5 は、それぞれ図２で示すような状態とされ
る。そして、第１および第２のフリップフロップ12およ
び13、アンド回路19および20、さらにＪＫフリップフロ
ップ21は、ディジタルフィルタを構成するようになる。

【００１５】オア回路17の出力Ｏ1 がハイ“Ｈ”レベル
であり且つ第１および第２のフリップフロップ12および
13のＱ出力Ｄ1 およびＤ2 が共に“Ｈ”である状態、言
い換えれば入力信号に２サンプルクロック分の“Ｈ”の
状態が連続したときは、アンド回路19の出力Ａ1 が
“Ｈ”となる。そして、次のサンプルクロックの立ち下
がる時に、ＪＫフリップフロップ21の出力端子Ｑを
“Ｈ”にする。

【００１６】同様に、オア回路18の出力Ｏ2 が“Ｈ”で
入力信号に２サンプルクロック分の“Ｌ”が続いて第１
および第２のフリップフロップ12および13のそれぞれＱ
出力が共に“Ｌ”となる状態の場合には、アンド回路20
の出力Ａ2 が“Ｈ”となり、次のサンプルクロックの立
ち下がりでＪＫフリップフロップ21のＱ出力が“Ｌ”と
される。

【００１７】このディジタルフィルタ回路は、ノイズ等
によって１サンプルクロック分だけ反転した信号を除去
するようになり、次段のバイフェース復号回路が誤動作
することを防ぐようになる。第１ないし第５のフリップ
フロップ12〜16とオア回路17および18は、ディジタルフ
ィルタ回路に対してパルス幅補正を行う補正回路を構成
している。

【００１８】バイフェーズ信号において、例えばサンプ
ルクロックをデータ速度の８倍に設定したならば、デー
タの１ビット中に“Ｈ”と“Ｌ”がそれぞれ４サンプル
クロック分連続するようになる。しかし、一般的に入力
信号を波形成形するコンパレータ11のスレッショルドレ
ベル等の条件によって、“Ｈ”もしくは“Ｌ”のいずれ
かが長くなり、反対側はその分だけ短くなる。

【００１９】この実施例においてはサンプルクロックを
データ速度の８倍に設定して、入力信号が正規の４サン
プルクロック分から２サンプルクロック分短くなって、
２サンプルクロック分となった“Ｈ”または“Ｌ”を１
サンプルクロック分だけ補って３サンプルクロック分と
し、次段のバイフェーズ復号回路において確実に復号で
きるようにしている。

【００２０】入力信号において“Ｈ”の後に２サンプル
クロック分だけ“Ｌ”が連続し、再び“Ｈ”が２サンプ
ルクロック分連続するようになった場合には、第１ない
し第５のフリップフロップ12〜16のＱ出力Ｄ1 〜Ｄ5 は
それぞれ“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”となる。この
ときオア回路17の入力は全て“Ｌ”となるものであるた
めこのオア回路17の出力は“Ｌ”となり、したがってア
ンド回路19の出力Ａ1も“Ｌ”となる。したがって、Ｊ
Ｋフリップフロップ21のＱ出力は次のサンプルクロック
の立ち下がりでは変化せず、その前の状態の“Ｌ”を保
持するようになる。

【００２１】オア回路17の出力Ｏ1 が“Ｈ”の場合は、
先に説明したディジタルフィルタの機能によって、次の
サンプルクロックの立ち下がりでＪＫフリップフロップ
21のＱ出力が“Ｈ”となるはずである。これに対してオ
ア回路17の出力Ｏ1 が“Ｌ”となった場合には、ＪＫフ
リップフロップ21の出力が“Ｈ”となるのが１サンプル
クロック分だけ遅れる。

【００２２】すなわち、入力信号に“Ｈ”に挟まれた２
サンプルクロック分の“Ｌ”が入力された場合には、Ｊ
Ｋフリップフロップ21から１ビット分を補正した３サン
プルクロック分の“Ｌ”が出力される。また逆に、入力
信号に“Ｌ”の後で２サンプルクロック分だけ“Ｈ”が
連続し、再び“Ｌ”が２サンプルクロック分連続したと
きには、第１ないし第５のフリップフロップ12〜16それ
ぞれからのＱ出力Ｄ1〜Ｄ5 は、それぞれ“Ｌ”“Ｌ”
“Ｈ”“Ｈ”“Ｌ”を出力する。このとき、オア回路18
の出力Ｏ2 が“Ｌ”となるものであるため、アンド回路
20の出力Ａ2 も“Ｌ”となる。

【００２３】したがって、ＪＫフリップフロップ21の出
力は次のサンプルクロックの立ち下がりでは変化せず、
前の状態“Ｈ”を保持するようになって“Ｌ”となるの
が１サンプルクロック分遅れるようになり、２サンプル
クロック分“Ｌ”の場合と同様に、“Ｌ”に挟まれた２
サンプルクロック分の“Ｈ”が入力信号に入ってきた場
合も、出力信号には１ビット分補正した３サンプルクロ
ック分の“Ｈ”が現れる。

【００２４】この実施例においてＤ型フリップフロップ
12〜16の段数を変えて、この段数に応じた論理回路を若
干変更することによって、２サンプルクロック分の入力
信号を４サンプルクロック分に補正すること、さらに８
倍以外のサンプルクロック周波数に対しても対応させる
ことができる。

【００２５】図３は上記実施例に対応した第２の実施例
を示すもので、第１ないし第５のＤ型フリップフロップ
12〜16に代わってシフトレジスタ25が使用されている。
そして、このシフトレジスタ25の５段の各出力にインバ
ータ26〜30を接続して、フリップフロップ12〜16のそれ
ぞれＱ出力および /Ｑ出力に対応する信号が出力される
ように構成し、図１の実施例と同様にオア回路17および
18、さらにアンド回路19および19からなる論理回路が接
続されるようにしているもので、アンド回路19および20
の出力によってＪＫフリップフロップ21を制御するよう
にしている。したがって、この実施例においても図１で
示した第１の実施例と同様の動作が行われる。

【００２６】図４は第３の実施例を示すもので、入力信
号はコンパレータ11に入力されて波形成形されるもの
で、この波形成形された信号はＤ型フリップフロップ31
に入力される。このフリップフロップ31の端子ＣＫに
は、サンプルクロックＳ1 が結合されている。そして、
フリップフロップ31のＱ出力Ｓ2 は、受信した信号のフ
レームの中からパルス幅補正用のパターンを検出するパ
ルス幅歪検出タイミング発生回路32に入力される。

【００２７】タイミング発生回路32で発生されたタイミ
ング信号は、パルス幅歪量検出回路33に供給されるもの
で、この検出回路33にはサンプルクロックＳ1 およびフ
リップフロップ31の出力Ｓ2 が入力されている。このパ
ルス幅歪量検出回路33からの補正量指示信号はパルス幅
補正回路34に供給されるもので、この補正回路34にはサ
ンプルクロックＳ1 と共にフリップフロップ31からの出
力Ｓ2 が結合され、パルス幅補正された出力信号は、図
示しないデコーダに供給されて復号される。

【００２８】図５はコンパレータ11に入力される入力信
号のフレーム構成を示すもので、先頭にスタートフレー
ムＳＯＦ（Start Of Frqme）が設定され、最後にエンド
フレームＥＯＦ（End Of Frame）が設定されるもので、
その間に“ＩＤ＋ＤＡＴＡ＋ＣＲＣ”のデータフレーム
が設定される。そして、ＳＯＦは１．５ビット長以上の
ローレベル“Ｌ”部分と、これに続く１／２ビット長の
パルス幅歪検出部とされるハイレベル“Ｈ”部分と、さ
らにこれらに続いて１／２ビット長の“Ｌ”部分が設定
される。ここで、サンプルクロックＳ1 を入力信号のデ
ータ速度に対して８倍に設定すると、１．５ビット長部
分は１２クロックに対応し、１／２ビット長は４クロッ
クに対応する。

【００２９】ここで、送信側の元の信号が図６で示され
るように矩形波の形状であったとすると、この信号が受
信されたときには、この信号を構成するアナログ値に変
化が生じて図６に対応して示されるようになり、この入
力信号がコンパレータ11において設定された基準電圧に
よるスレッショルドレベルと比較され、波形成形された
コンパレータ出力が得られるようになる。

【００３０】図７は図４で示した装置のパルス幅歪検出
タイミング発生回路32の詳細な回路を示すもので、クリ
ア付きカウンタ320 を備える。このカウンタ320 は、サ
ンプルクロックＳ1 がオア回路321 を介してクロックＣ
Ｋとして入力されるものであり、フリップフロップ31か
らの出力Ｓ2 がインバータ322 で反転してクリア指令
（ /Ｃｌｒ）として供給されている。

【００３１】そして、このカウンタ320 の計数値“９”
の時にアンド回路323 から出力が得られ、このアンド回
路323 の出力はオア回路321 に供給すると共に、インバ
ータ324 で反転してＲＳフリップフロップ325 のセット
指令の /Ｓ端子に結合する。また信号Ｓ2 は、オア回路
326 に供給すると共に直列接続したインバータ327 、32
8 、329 を介してオア回路326 に結合されるようにする
もので、このオア回路326 からの出力がフリップフロッ
プ325 のリセット指令の /Ｒ端子に結合する。そして、
このフリップフロップ325 の /Ｑ端子からパルス幅歪量
検出回路33に対してタイミング信号として出力される。

【００３２】図８はパルス幅歪量検出回路33の具体的な
回路例を示すもので、サンプルクロックＳ1 がオア回路
330 を介してクリア付きカウンタ331 にクロックＣＫと
して入力される。フリップフロップ31からの出力Ｓ2
は、カウンタ331 に対してクリア指令（ /Ｃｌｒ）とし
て結合されると共に、ラッチ回路332 にラッチ指令とし
て供給される。このラッチ回路332 は、ラッチ指令が与
えられたときにカウンタ331 の計数値をそのままラッチ
記憶するもので、そのラッチ出力はディジタルコンパレ
ータ333 に結合されている。

【００３３】ディジタルコンパレータ333 は、ラッチ回
路332 でラッチされた値Ａと、このコンバータ333 で設
定された値Ｂとを比較するもので、その比較結果“Ａ＞
Ｂ”“Ａ＝Ｂ”“Ａ＜Ｂ”を出力する。この比較結果は
Ｄ型フリップフロップ334 に入力されて、パルス幅歪検
出タイミング発生回路32からのタイミング信号に基づい
て保持されるもので、このフリップフロップ334 からそ
の保持結果に対応した出力“Ａo ”“Ｂo ”“Ｃo ”が
得られるようにする。

【００３４】図９はパルス幅補正回路34の詳細を示すも
ので、サンプルクロックＳ1 と共にフリップフロップ31
からの出力信号Ｓ2 の供給されるシフトレジスタ340 を
備えている。このシフトレジスタ340 の隣り合う２つの
桁出力は、アンド回路341 に供給すると共にオア回路34
2 に供給されるもので、アンド回路341 の出力はオア回
路343 に供給し、シフトレジスタ340 の上記２つの桁出
力の下位側の出力がオア回路344 に供給するものであ
り、さらにオア回路342 の出力がオア回路345 に供給さ
れる。そして、オア回路343 〜345 それぞれにパルス幅
歪量検出回路33からの出力Ａo 、Ｂo 、Ｃo が結合され
るもので、これらのオア回路343 〜345 それぞれからの
出力はアンド回路346 に入力し、このアンド回路346 か
らこのパルス幅補正回路34の出力が得られるようにす
る。

【００３５】図４で示した実施例装置の全体的な動作説
明に先立ち、図７ないし図９でそれぞれ示した回路要素
の動作について説明する。この実施例においては、サン
プルクロックが入力信号のビット速度に対して８倍の周
波数に設定されている。まず図４の装置において、図５
で示したようなフレーム構成の信号が入力されると、図
６で示したようなコンパレータ11の出力が得られ、これ
に対応してフリップフロップ31から同じく図６で示した
サンプルデータが得られる。

【００３６】図７で示したパルス幅歪検出タイミング発
生回路32を、図１０で示すタイミング図を参照して説明
すると、サンプリングクロックＳ1 に対応してフリップ
フロップ31から信号Ｓ2 が出力されるようになるもの
で、この信号Ｓ2 が図５に示したフレームのＳＯＦに対
応して入力されると、カウンタ320 （カウンタ(1) とす
る）はクリアが解除されてサンプルクロックＳ1 の計数
を開始する。

【００３７】カウンタ320 においてサンプルクロックＳ
1 を計数してその計数値が“９”となると、アンド回路
323 の出力がａ“Ｈ”となってオア回路321 の出力が
“Ｈ”となり、カウンタ320 のクロック入力が“Ｈ”に
保持されて、このカウンタ320の計数がストップされ
る。

【００３８】この様にして、フリップフロップ31からの
出力Ｓ2 が１０クロック幅以上にわたって“Ｌ”が続く
と、アンド回路323 の出力が“Ｈ”となってインバータ
324の出力ｄが“Ｌ”となり、ＲＳフリップフロップ325
がセット設定される。マンチェスタ符号のようなバイ
フェーズ符号においてはこの様な長い間“Ｌ”が発生し
ないものであるため、ＲＳフリップフロップ325 はＳＯ
Ｆが入力されたときにのみセットされる。

【００３９】次に、信号Ｓ2 が“Ｈ”になった後に
“Ｌ”となるタイミングにおいてインバータ327 〜329
からの出力ｂが供給されるオア回路326 の出力ｃが
“Ｌ”となって、ＲＳフリップフロップ325 がリセット
される。したがって、このフリップフロップ325 の /Ｑ
出力ｅはＳＯＦ符号中のみパルスが発生するようにな
り、その立上がりタイミングはＳＯＦ符号の立ち下がり
エッジのタイミングとなる。

【００４０】ＲＳフリップフロップ325 からの出力ｅが
供給される図８で示したパルス幅歪量検出回路33におい
て、オア回路330 からの出力で計数されるカウンタ331
（カウンタ(2) とする）は、信号Ｓ1 が“Ｈ”とされて
いる間のみ計数され、その計数値が“８”以上となった
ときにオア回路330 の出力が“Ｈ”となって計数動作が
停止される。

【００４１】ここで、信号Ｓ2 が“Ｌ”から“Ｈ”に変
わるとカウンタ331 は計数を開始すると共に、“Ｈ”か
ら“Ｌ”に変化するとこのカウンタ331 がクリアされる
ものであるが、このクリア前のカウンタ331 の計数値が
ラッチ回路332 に読み取られてラッチ記憶される。この
ラッチ回路332 の計数値は、ディジタルコンパレータ33
3 において設定値“３”より大きいか否かあるいは同じ
値であるかを判定しているもので、その判定結果に対応
して“Ａ＞Ｂ”“Ａ＝Ｂ”“Ａ＜Ｂ”の判定出力が得ら
れる。

【００４２】この様にしてディジタルコンパレータ333
においては、常にフリップフロップ31の出力である信号
Ｓ2 の“Ｈ”とされる区間の幅が、サンプルクロックＳ
1 の４クロック幅（カウンタ331 の計数値“３”）より
も広いか否か、また同じであるかの最新の比較結果を出
力するようになる。そして、この比較結果はパルス幅歪
検出のタイミング信号の立上がりエッジにおいて、フリ
ップフロップ334 に記憶される。すなわち、このフリッ
プフロップ334 からは、ＳＯＦ符号中の“Ｈ”レベルに
設定される区間の幅がサンプルクロックの４クロック幅
と比較された結果（Ａo 、Ｂo 、Ｃo ）が出力される。
この出力は、次のＳＯＦ信号が入力されるまで更新され
ない。

【００４３】ちなみに、フリップフロップ334 からの出
力Ａo は、符号ＳＯＦ中の“Ｈ”レベルの幅がサンプル
クロックＳ1 の３クロック幅以下のときに“Ｌ”とな
る。出力Ｂo は、ＳＯＦ符号の“Ｈ”レベルの区間の幅
が４クロック幅の時に“Ｌ”となり、この“Ｈ”レベル
の区間の幅が５クロック幅以上のときに、フリップフロ
ップ334 からの出力Ｃo が“Ｌ”となる。

【００４４】パルス幅補正回路34について、図９および
図１１のタイミング波形に基づき説明する。シフトレジ
スタ340 はフリップフロップ31からの出力信号Ｓ2 をサ
ンプルクロックＳ1 の５クロック分遅延させた波形信号
ｆ、また６クロック分遅延させた波形信号ｇを出力して
いる。したがって、アンド回路341 からは信号Ｓ2 の
“Ｈ”レベルを１クロック分短く（“Ｌ”レベルを１ク
ロック分長く）した波形ｈを出力し、オア回路342 から
逆に“Ｈ”レベルを１クロック分長く（“Ｌ”レベルを
１クロック分短く）した波形ｉを出力する。

【００４５】オア回路343 〜345 およびアンド回路346
はセレクタを構成しているもので、パルス幅歪量検出回
路33からの検出出力（Ａo 、Ｂo 、Ｃo ）に応じて、信
号ｇ〜ｉの中の１つを選択した信号を出力信号として取
り出す。

【００４６】この実施例の全体的な動作を図４に基づき
説明すると、まず図６で示したような鈍りのあるシリア
ルデータが伝送路を介して入力されると、コンパレータ
11において波形成形されてディジタル化された信号が出
力され、さらにフリップフロップ31からサンプリングさ
れたデータＳ2 が生成される。このとき、入力されたシ
リアルデータの先頭に、図５で示したようなＳＯＦのよ
うな既知の固定パターンが含まれているものとする。

【００４７】ここで、送信元における信号波形のパター
ンにおいては、まずサンプルクロックＳ1 の１２クロッ
ク分の“Ｌ”で始まり、４クロットク分の“Ｈ”と
“Ｌ”が続くような波形であったが、伝送されて入力さ
れる段階においてはパルス幅歪の影響によって、パルス
幅が若干異なっていることが多く発生する。そして、こ
の幅の歪んだ信号がパルス幅歪検出タイミング発生回路
32に対して入力されると、ＳＯＦ符号内の長い“Ｌ”レ
ベル中に“Ｌ”となり、信号Ｓ2 の立ち下がりエッジに
対応して“Ｈ”となる信号ｅが出力される。

【００４８】この信号ｅをパルス幅歪量検出回路33に入
力することによって、その直前の信号Ｓ2 の“Ｈ”レベ
ルの幅に基づき算出された補正信号（Ａo 、Ｂo 、Ｃo
）を出力する。パルス幅補正回路34においては、
“Ｈ”レベルの幅が１クロック分短い信号、“Ｈ”レベ
ル幅が元のままの信号、さらな“Ｈ”レベル幅が１クロ
ック分長い信号を用意しておき、パルス幅歪量検出回路
33からの補正信号に基づいてその１つを選択して出力し
て、図示しない復号回路に供給して復号する。すなわ
ち、パルス幅の歪の影響によるエラーを低減した正確な
復号がされる。

【００４９】

【発明の効果】以上のようにこの発明に係るシリアルデ
ータ通信の復号装置によれば、ＩＣ化が可能な全ディジ
タル的に復号が可能とされるようにすると共に、歪率の
変化に対しても対応可能とした車内ＬＡＮや汎用シリア
ルデータ通信に適用することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るシリアルデータ通信
の復号装置を説明するための回路構成図。

【図２】上記実施例の動作を説明するためのタイミング
波形図。

【図３】この発明の第２の実施例を説明する回路構成
図。

【図４】この発明の第３の実施例を説明する回路構成
図。

【図５】上記第３の実施例における伝送信号のフレーム
構成を説明するための図。

【図６】総体的な動作を説明するタイミング波形図。

【図７】上記第３の実施例のパルス幅歪検出タイミング
発生回路の例を示す回路構成図。

【図８】同じく上記第３の実施例のパルス幅歪量検出発
生回路の例を示す回路構成図。

【図９】同じくパルス幅補正回路の例を示す回路構成
図。

【図１０】図７および図８の動作を説明するタイミング
波形図。

【図１１】図９動作を説明するタイミング波形図。

【符号の説明】

11…コンパレータ、12〜16、31…Ｄ型フリップフロッ
プ、21…ＪＫフリップフロップ、25…シフトレジスタ、
32…パルス幅歪検出タイミング発生回路、33…パルス幅
歪量検出回路、34…パルス幅補正回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアル入力データを成形処理して入力
   ビットデータを形成する入力処理手段と、 この入力処理手段からのビットデータの連続でなる入力
   データを複数ビット分保持するビットデータ保持手段
   と、 この手段で保持された複数の連続したビットデータの変
   化状況を判別する論理手段とを具備し、 前記ビットデータの変化状況に基づいて、ハイレベルも
   しくはローレベルの出力信号が得られ、この出力信号に
   基づいて復号出力が得られるようにしたことを特徴とす
   るシリアルデータ通信の復号装置。
2. 【請求項２】 先頭の特定される矩形波の組み合わせか
   らなる固定パターンのスタートフレームが設定されたシ
   リアル入力データに基づいて、前記入力データに対応し
   た幅の矩形波信号を形成する入力データ成形手段と、 前記矩形波信号の前記スタートフレームを構成する波形
   に対応したタイミングを検出するパルス幅歪検出タイミ
   ング検出手段と、 前記入力されたデータのスタートフレームの特定される
   波形の幅を測定し、基準幅との差を求めるパルス幅歪量
   検出手段と、 このパルス幅歪量検出手段で求められた歪量に基づい
   て、前記入力データに対応したシリアルデータ列を構成
   するパルス状信号のパルス幅を補正するパルス幅補正手
   段とを具備し、 前記パルス幅の補正されたパルス状信号を復号するよう
   にしたことを特徴とするシリアルデータ通信の復号装
   置。