JPH06203591A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06203591A JPH06203591A JP5000448A JP44893A JPH06203591A JP H06203591 A JPH06203591 A JP H06203591A JP 5000448 A JP5000448 A JP 5000448A JP 44893 A JP44893 A JP 44893A JP H06203591 A JPH06203591 A JP H06203591A
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- JP
- Japan
- Prior art keywords
- circuit
- error correction
- address
- error
- replacement
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】誤り訂正回路を、複雑かつ大きくすることな
く、データの信頼性の高い半導体記憶装置を実現するこ
と。 【構成】記憶回路３から出力されたデータを受けて、誤
り訂正回路２はデータの誤りの有無をチェックし、誤り
があれば不揮発記憶回路５に誤り検出信号を出力し、不
揮発記憶回路５はその時のアドレスを記憶し、記憶回路
３から置換用記憶回路６にアドレスを置換する。
く、データの信頼性の高い半導体記憶装置を実現するこ
と。 【構成】記憶回路３から出力されたデータを受けて、誤
り訂正回路２はデータの誤りの有無をチェックし、誤り
があれば不揮発記憶回路５に誤り検出信号を出力し、不
揮発記憶回路５はその時のアドレスを記憶し、記憶回路
３から置換用記憶回路６にアドレスを置換する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に誤り訂正回路を有する半導体記憶装置に関する。
特に誤り訂正回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】図３は従来の誤り訂正回路を有する半導
体記憶装置の要部を示すブロック図である。図３におい
て、データ入出力回路１は、誤り訂正回路２との間でバ
スＳ１によりデータの入出力を行なう。アドレス入力回
路４は、入力バスＳ４で選択アドレスを記憶回路３に出
力する。誤り訂正回路２は、データの書き込み時におい
て、データ入力回路１からのデータを記憶回路３に出力
する。さらに、誤り訂正回路２は、その入出力回路１か
らのデータから誤り訂正コードを生成し、記憶回路３に
出力する。一方、読み出し時においては、記憶回路３か
ら出力されたデータと誤り訂正コードを受け取り、誤り
訂正コードからデータに誤りがないかチェックし、誤り
がなければデータをそのまま入出力回路１に出力する。
誤りがあった場合には誤りデータを修正して入出力回路
１に出力する。誤り訂正回路２と記憶回路３との間に
は、データ入出力バスＳ２，訂正用データ入出力バスＳ
３が介在する。
体記憶装置の要部を示すブロック図である。図３におい
て、データ入出力回路１は、誤り訂正回路２との間でバ
スＳ１によりデータの入出力を行なう。アドレス入力回
路４は、入力バスＳ４で選択アドレスを記憶回路３に出
力する。誤り訂正回路２は、データの書き込み時におい
て、データ入力回路１からのデータを記憶回路３に出力
する。さらに、誤り訂正回路２は、その入出力回路１か
らのデータから誤り訂正コードを生成し、記憶回路３に
出力する。一方、読み出し時においては、記憶回路３か
ら出力されたデータと誤り訂正コードを受け取り、誤り
訂正コードからデータに誤りがないかチェックし、誤り
がなければデータをそのまま入出力回路１に出力する。
誤りがあった場合には誤りデータを修正して入出力回路
１に出力する。誤り訂正回路２と記憶回路３との間に
は、データ入出力バスＳ２，訂正用データ入出力バスＳ
３が介在する。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体記憶装置は、誤り訂正回路２のみで誤り訂正を行なっ
ているため、誤り訂正回路２の誤り訂正能力でその信頼
性が決定してしまい、さらに高度の信頼性を得るために
は誤り訂正回路２の能力向上が必要で、それには誤り訂
正コードを多くする必要があり、それを記憶する記憶回
路容量の増大と付加回路の増大が伴なうという問題点が
あった。
体記憶装置は、誤り訂正回路２のみで誤り訂正を行なっ
ているため、誤り訂正回路２の誤り訂正能力でその信頼
性が決定してしまい、さらに高度の信頼性を得るために
は誤り訂正回路２の能力向上が必要で、それには誤り訂
正コードを多くする必要があり、それを記憶する記憶回
路容量の増大と付加回路の増大が伴なうという問題点が
あった。
【０００４】本発明の目的は、前記問題点を解決し、記
憶容量が増大せず、付加回路が特に増大することのない
ようにした半導体記憶装置を提供することにある。
憶容量が増大せず、付加回路が特に増大することのない
ようにした半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の構成は、誤り訂
正回路，記憶回路，アドレス入力回路を備えた半導体記
憶装置において、前記アドレス入力回路と前記記憶回路
との間に置換アドレス記憶用不揮発記憶回路を介在さ
せ、前記誤り訂正回路と前記不揮発記憶回路との間に置
換用記憶回路を介在させ、前記不揮発記憶回路は、前記
誤り訂正回路の誤り訂正検出信号からの信号を受けて動
作することを特徴とする。
正回路，記憶回路，アドレス入力回路を備えた半導体記
憶装置において、前記アドレス入力回路と前記記憶回路
との間に置換アドレス記憶用不揮発記憶回路を介在さ
せ、前記誤り訂正回路と前記不揮発記憶回路との間に置
換用記憶回路を介在させ、前記不揮発記憶回路は、前記
誤り訂正回路の誤り訂正検出信号からの信号を受けて動
作することを特徴とする。
【０００６】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置を示すブロック図である。図１において、本実施例で
は、記憶回路３とアドレス入力回路４との間に、誤り訂
正回路２から出力された誤り検出信号Ｓ５を受けて置換
アドレスを記憶する置換アドレス記憶用不揮発記憶回路
５を設け、さらに置換アドレス記憶用不揮発記憶回路５
と誤り訂正回路２との間に、記憶回路３と並列に置換用
記憶回路６を設ける。そして、誤り訂正回路２から出力
される誤り検出信号Ｓ５を置換アドレス記憶用不揮発記
憶回路５に入力する。誤り訂正回路２と置換用記憶回路
６との間に、データ入出力バスＳ２，訂正用データ入出
力バスＳ３がある。それ以外は、従来例と同様である。
置を示すブロック図である。図１において、本実施例で
は、記憶回路３とアドレス入力回路４との間に、誤り訂
正回路２から出力された誤り検出信号Ｓ５を受けて置換
アドレスを記憶する置換アドレス記憶用不揮発記憶回路
５を設け、さらに置換アドレス記憶用不揮発記憶回路５
と誤り訂正回路２との間に、記憶回路３と並列に置換用
記憶回路６を設ける。そして、誤り訂正回路２から出力
される誤り検出信号Ｓ５を置換アドレス記憶用不揮発記
憶回路５に入力する。誤り訂正回路２と置換用記憶回路
６との間に、データ入出力バスＳ２，訂正用データ入出
力バスＳ３がある。それ以外は、従来例と同様である。
【０００７】次に図１の動作について説明する。誤り訂
正回路２は、読み出し時に誤りが生じた場合は置換アド
レス記憶用不揮発記憶回路５に誤り検出信号Ｓ５を出力
する。誤り検出信号Ｓ５を受けた置換アドレス記憶用不
揮発記憶回路５はその時のアドレスを記憶し、その時点
以降は置換アドレスが選択された場合は、読み出し時、
書き込み時ともに置換用記憶回路６のアドレスが選択さ
れる。前記以外は従来例と同様の動作である。
正回路２は、読み出し時に誤りが生じた場合は置換アド
レス記憶用不揮発記憶回路５に誤り検出信号Ｓ５を出力
する。誤り検出信号Ｓ５を受けた置換アドレス記憶用不
揮発記憶回路５はその時のアドレスを記憶し、その時点
以降は置換アドレスが選択された場合は、読み出し時、
書き込み時ともに置換用記憶回路６のアドレスが選択さ
れる。前記以外は従来例と同様の動作である。
【０００８】図２は本発明の第２の実施例の半導体記憶
装置を示すブロック図である。図２において、本実施例
では、誤り訂正回路２と置換アドレス記憶用不揮発記憶
回路５との間に、置換制御回路７を設ける。その他は、
第１の実施例と同様である。置換制御回路７は、誤り訂
正が検出された場合において、置換を行なうか行なわな
いかを外部信号により選択するためのものである。
装置を示すブロック図である。図２において、本実施例
では、誤り訂正回路２と置換アドレス記憶用不揮発記憶
回路５との間に、置換制御回路７を設ける。その他は、
第１の実施例と同様である。置換制御回路７は、誤り訂
正が検出された場合において、置換を行なうか行なわな
いかを外部信号により選択するためのものである。
【０００９】本実施例では、誤り訂正回路２の出力する
誤り検出信号を置換制御回路７で、オン／オフすること
によって、置換を外部から指示することができる。誤り
訂正回路２から置換制御回路７へは、誤り発生信号Ｓ８
が置換制御回路７から置換アドレス記憶用不揮発記憶回
路５１へは、置換信号Ｓ５がそれぞれ印加される。
誤り検出信号を置換制御回路７で、オン／オフすること
によって、置換を外部から指示することができる。誤り
訂正回路２から置換制御回路７へは、誤り発生信号Ｓ８
が置換制御回路７から置換アドレス記憶用不揮発記憶回
路５１へは、置換信号Ｓ５がそれぞれ印加される。
【００１０】このように、本実施例の半導体記憶装置で
は、置換用記憶回路と、誤り訂正検出信号を受けて動作
する置換アドレス記憶用不揮発記憶回路とを設けて、誤
り訂正の生じたアドレスを置換用記憶回路に置換するこ
とを特徴とする。
は、置換用記憶回路と、誤り訂正検出信号を受けて動作
する置換アドレス記憶用不揮発記憶回路とを設けて、誤
り訂正の生じたアドレスを置換用記憶回路に置換するこ
とを特徴とする。
【００１１】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、誤り検出が生じた時点で、誤り訂正が必
要な記憶回路のアドレスを置換記憶回路に置換したた
め、誤り訂正回路の能力を増大させる必要がないので、
誤り訂正コードを記憶する記憶回路の記憶容量も大きく
しないですみ、さらに誤り訂正回路も大きくかつ複雑に
せずに、誤り訂正能力を向上させることができ、つまり
効率よくデータの信頼性を一層高くすることができると
いう効果がある。
体記憶装置は、誤り検出が生じた時点で、誤り訂正が必
要な記憶回路のアドレスを置換記憶回路に置換したた
め、誤り訂正回路の能力を増大させる必要がないので、
誤り訂正コードを記憶する記憶回路の記憶容量も大きく
しないですみ、さらに誤り訂正回路も大きくかつ複雑に
せずに、誤り訂正能力を向上させることができ、つまり
効率よくデータの信頼性を一層高くすることができると
いう効果がある。
【図１】本発明の第１の実施例の半導体記憶装置の要部
を示すブロック図である。
を示すブロック図である。
【図２】本発明の第２の実施例の半導体記憶装置の要部
を示すブロック図である。
を示すブロック図である。
【図３】従来の半導体記憶装置の要部を示すブロック図
である。
である。
１ データ入出力回路 ２ 誤り訂正回路 ３ 記憶回路 ４ アドレス入力回路 ５ 置換アドレス記憶用不揮発記憶回路 ６ 置換用記憶回路 ７ 置換制御回路 Ｓ１ データ入出力バス Ｓ２ データ入出力バス Ｓ３ 訂正用データ入出力バス Ｓ４ アドレス入力バス Ｓ５ 置換信号 Ｓ６ アドレス入力バス Ｓ７ アドレス入力バス Ｓ８ 誤り発生信号 Ｓ９ 置換制御信号
Claims (2)
- 【請求項１】 誤り訂正回路，記憶回路，アドレス入力
回路を備えた半導体記憶装置において、前記アドレス入
力回路と前記記憶回路との間に置換アドレス記憶用不揮
発記憶回路を介在させ、前記誤り訂正回路と前記不揮発
記憶回路との間に置換用記憶回路を介在させ、前記不揮
発記憶回路は、前記誤り訂正回路の誤り訂正検出信号か
らの信号を受けて動作することを特徴とする半導体記憶
装置。 - 【請求項２】 誤り訂正が検出された時に置換を行なう
か否かを外部信号により選択する置換制御回路を、誤り
訂正回路と不揮発記憶回路との間に設けた請求項１に記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000448A JPH06203591A (ja) | 1993-01-06 | 1993-01-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000448A JPH06203591A (ja) | 1993-01-06 | 1993-01-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203591A true JPH06203591A (ja) | 1994-07-22 |
Family
ID=11474081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000448A Withdrawn JPH06203591A (ja) | 1993-01-06 | 1993-01-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549459B2 (en) | 2000-10-25 | 2003-04-15 | Fujitsu Limited | Method of managing a defect in a flash memory |
-
1993
- 1993-01-06 JP JP5000448A patent/JPH06203591A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549459B2 (en) | 2000-10-25 | 2003-04-15 | Fujitsu Limited | Method of managing a defect in a flash memory |
| US6625061B2 (en) | 2000-10-25 | 2003-09-23 | Fujitsu Limited | Method of managing a defect in a flash memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |