JPH06348669A - マルチプロセッサ集積回路装置 - Google Patents
マルチプロセッサ集積回路装置Info
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- JPH06348669A JPH06348669A JP13580493A JP13580493A JPH06348669A JP H06348669 A JPH06348669 A JP H06348669A JP 13580493 A JP13580493 A JP 13580493A JP 13580493 A JP13580493 A JP 13580493A JP H06348669 A JPH06348669 A JP H06348669A
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- processing means
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Abstract
(57)【要約】
【目的】 データの各種演算を行なう処理ブロックおよ
びメモリブロックで構成される処理要素を複数持った集
積回路装置において、メモリ容量を可変にしかつ処理要
素間のデータの授受を効率よく行なうことを目的とす
る。 【構成】 データ処理ブロック１にはメモリブロック２
ａを接続し、処理ブロック１ｂにはメモリブロック２ｃ
を接続し、中央のメモリブロック２ｂを処理ブロック１
ａまたは１ｂで共用し、制御ブロック５からの制御信号
でスイッチモジュール４ａ，４ｂを切換えることによ
り、メモリブロック１ａまたは１ｂでアクセス可能にす
る。
びメモリブロックで構成される処理要素を複数持った集
積回路装置において、メモリ容量を可変にしかつ処理要
素間のデータの授受を効率よく行なうことを目的とす
る。 【構成】 データ処理ブロック１にはメモリブロック２
ａを接続し、処理ブロック１ｂにはメモリブロック２ｃ
を接続し、中央のメモリブロック２ｂを処理ブロック１
ａまたは１ｂで共用し、制御ブロック５からの制御信号
でスイッチモジュール４ａ，４ｂを切換えることによ
り、メモリブロック１ａまたは１ｂでアクセス可能にす
る。
Description
【０００１】
【産業上の利用分野】この発明はマルチプロセッサ集積
回路装置に関し、特に、各種演算を実行するプロセッサ
と、プロセッサで実行される命令および処理するのに必
要なデータを記憶するメモリをそれぞれ複数備えたよう
なマルチプロセッサ集積回路装置に関する。
回路装置に関し、特に、各種演算を実行するプロセッサ
と、プロセッサで実行される命令および処理するのに必
要なデータを記憶するメモリをそれぞれ複数備えたよう
なマルチプロセッサ集積回路装置に関する。
【０００２】
【従来の技術】図１０は従来のマルチプロセッサ集積回
路装置の概略ブロック図である。図１０において、マル
チプロセッサ集積回路装置は、各種演算を行なう処理ブ
ロック１と固定容量のメモリ４０で構成される複数の処
理要素１００と、各処理ブロック間を任意に接続してデ
ータの転送を行なうクロスポイントスイッチであるコミ
ュニケーションネットワーク２００およびＬＳＩ外部と
のインタフェースライン３００とによって構成されてい
る。
路装置の概略ブロック図である。図１０において、マル
チプロセッサ集積回路装置は、各種演算を行なう処理ブ
ロック１と固定容量のメモリ４０で構成される複数の処
理要素１００と、各処理ブロック間を任意に接続してデ
ータの転送を行なうクロスポイントスイッチであるコミ
ュニケーションネットワーク２００およびＬＳＩ外部と
のインタフェースライン３００とによって構成されてい
る。
【０００３】図１０に示した例では、処理要素１００は
８個設けられており、各処理要素１００は各ブロック内
にあるメモリ４０への命令を独立かつ並列に実行し、各
処理要素間でデータの転送や、何らかの同期動作が必要
になるときには、コミュニケーションネットワーク２０
０で処理ブロック間を接続し、ＬＳＩ外部とのデータ転
送が必要な場合は、処理ブロックとインタフェースライ
ン３００とを接続し、必要なデータの転送が行なわれ
る。
８個設けられており、各処理要素１００は各ブロック内
にあるメモリ４０への命令を独立かつ並列に実行し、各
処理要素間でデータの転送や、何らかの同期動作が必要
になるときには、コミュニケーションネットワーク２０
０で処理ブロック間を接続し、ＬＳＩ外部とのデータ転
送が必要な場合は、処理ブロックとインタフェースライ
ン３００とを接続し、必要なデータの転送が行なわれ
る。
【０００４】
【発明が解決しようとする課題】従来のマルチプロセッ
サ集積回路装置は、図１０に示すように構成されている
ため、各処理要素１００は一般に異なった機能を実現し
ており、これに必要なメモリ容量は異なるにも関わら
ず、各処理ブロック１１内のメモリ容量は固定されてい
るという問題があった。また、各処理要素間でデータを
渡すときは、必ずそれぞれの処理ブロック１００間をコ
ミュニケーションネットワーク２００で接続して転送す
る必要があり、その間両方の処理ブロックは占有されて
しまうという問題点があった。
サ集積回路装置は、図１０に示すように構成されている
ため、各処理要素１００は一般に異なった機能を実現し
ており、これに必要なメモリ容量は異なるにも関わら
ず、各処理ブロック１１内のメモリ容量は固定されてい
るという問題があった。また、各処理要素間でデータを
渡すときは、必ずそれぞれの処理ブロック１００間をコ
ミュニケーションネットワーク２００で接続して転送す
る必要があり、その間両方の処理ブロックは占有されて
しまうという問題点があった。
【０００５】それゆえに、この発明の主たる目的は、各
処理要素内のメモリ容量を可変にしかつ処理要素間のデ
ータの授受を効率よく行なうことができるようなマルチ
プロセッサ集積回路装置を提供することである。
処理要素内のメモリ容量を可変にしかつ処理要素間のデ
ータの授受を効率よく行なうことができるようなマルチ
プロセッサ集積回路装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１に係る発明は、
データの各種演算を行なう複数の演算処理手段と、それ
ぞれが複数の演算処理手段のうちの少なくとも２つの演
算処理手段によって共有され、データを記憶するための
複数の記憶手段と、複数の記憶手段のいずれかを少なく
とも２つの演算処理手段に接続するための切換手段と、
複数の演算処理手段のうちの任意の演算処理手段間を接
続してデータの転送を行なう転送接続手段と、外部から
与えられる制御信号に応じて、切換手段を切換えるため
のレジスタ手段とを備えて構成される。
データの各種演算を行なう複数の演算処理手段と、それ
ぞれが複数の演算処理手段のうちの少なくとも２つの演
算処理手段によって共有され、データを記憶するための
複数の記憶手段と、複数の記憶手段のいずれかを少なく
とも２つの演算処理手段に接続するための切換手段と、
複数の演算処理手段のうちの任意の演算処理手段間を接
続してデータの転送を行なう転送接続手段と、外部から
与えられる制御信号に応じて、切換手段を切換えるため
のレジスタ手段とを備えて構成される。
【０００７】請求項２に係る発明は、請求項１の各記憶
手段が、２つの演算処理手段の間に配置される少なくと
も３つのメモリブロックと、各メモリブロックと少なく
とも２つの演算処理手段とを接続するためのバスライン
とを含み、切換手段は少なくとも３つのメモリブロック
と２つの演算処理手段との間を接続するバスラインを切
換えるためのスイッチング手段を含む。
手段が、２つの演算処理手段の間に配置される少なくと
も３つのメモリブロックと、各メモリブロックと少なく
とも２つの演算処理手段とを接続するためのバスライン
とを含み、切換手段は少なくとも３つのメモリブロック
と２つの演算処理手段との間を接続するバスラインを切
換えるためのスイッチング手段を含む。
【０００８】請求項３に係る発明は、データの各種演算
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段とによ
って共有され、データを記憶するための複数の記憶手段
と、複数の記憶手段のうちのいずれかを少なくとも２つ
の演算処理手段に接続するための切換手段と、複数の記
憶手段のうちの任意の演算処理手段間を接続してデータ
の転送を行なう転送接続手段と、複数の演算処理手段か
ら与えられる制御信号に応じて切換手段を切換えるため
のレジスタ手段を備えて構成される。
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段とによ
って共有され、データを記憶するための複数の記憶手段
と、複数の記憶手段のうちのいずれかを少なくとも２つ
の演算処理手段に接続するための切換手段と、複数の記
憶手段のうちの任意の演算処理手段間を接続してデータ
の転送を行なう転送接続手段と、複数の演算処理手段か
ら与えられる制御信号に応じて切換手段を切換えるため
のレジスタ手段を備えて構成される。
【０００９】請求項４に係る発明は、データの各種演算
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段によっ
て共有され、データを記憶するための複数の記憶手段
と、各記憶手段と複数の演算処理手段とを接続するため
のバスラインと、複数の記憶手段と複数の演算処理手段
との間を接続するバスラインを切換えるためのスイッチ
ング手段と、各演算処理手段に内蔵され、その演算処理
手段が複数の記憶手段のいずれかを使用しているか否か
を判別し、使用していないことを判別したことに応じ
て、切換手段を切換えて当該記憶手段のバスラインを自
己側に接続する切換制御手段とを備えて構成される。
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段によっ
て共有され、データを記憶するための複数の記憶手段
と、各記憶手段と複数の演算処理手段とを接続するため
のバスラインと、複数の記憶手段と複数の演算処理手段
との間を接続するバスラインを切換えるためのスイッチ
ング手段と、各演算処理手段に内蔵され、その演算処理
手段が複数の記憶手段のいずれかを使用しているか否か
を判別し、使用していないことを判別したことに応じ
て、切換手段を切換えて当該記憶手段のバスラインを自
己側に接続する切換制御手段とを備えて構成される。
【００１０】請求項５に係る発明は、請求項４の切換制
御手段が、他の演算処理手段が複数の記憶手段のいずれ
を使用しているか否かを判別するためのセンス手段と、
センス手段の判別出力に応じて切換手段を切換えるため
のデータを設定するレジスタ手段とを備えて構成され
る。
御手段が、他の演算処理手段が複数の記憶手段のいずれ
を使用しているか否かを判別するためのセンス手段と、
センス手段の判別出力に応じて切換手段を切換えるため
のデータを設定するレジスタ手段とを備えて構成され
る。
【００１１】請求項６に係る発明は、データの各種演算
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段によっ
て共用され、データを記憶するための複数の記憶手段
と、各メモリブロックと複数の演算処理手段とを接続す
るためのバスラインと、複数の記憶手段と複数の演算処
理手段との間を接続するバスラインを切換えるためのス
イッチング手段と、複数の記憶手段のうちスイッチング
手段によっていずれの演算処理手段からも切離される恐
れのある記憶手段のバスラインに接続され、そのバスラ
インに一定の電圧を保持させるための電圧保持手段とを
備えて構成される。
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段によっ
て共用され、データを記憶するための複数の記憶手段
と、各メモリブロックと複数の演算処理手段とを接続す
るためのバスラインと、複数の記憶手段と複数の演算処
理手段との間を接続するバスラインを切換えるためのス
イッチング手段と、複数の記憶手段のうちスイッチング
手段によっていずれの演算処理手段からも切離される恐
れのある記憶手段のバスラインに接続され、そのバスラ
インに一定の電圧を保持させるための電圧保持手段とを
備えて構成される。
【００１２】請求項７に係る発明は、データの各種演算
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段によっ
て共用され、データを記憶するための複数の記憶手段
と、複数の演算処理手段と複数の記憶手段のうちの任意
の記憶手段との間を電気的に接続，分離する伝導レイヤ
ーとを備えて構成される。
を行なう複数の演算処理手段と、それぞれが複数の演算
処理手段のうちの少なくとも２つの演算処理手段によっ
て共用され、データを記憶するための複数の記憶手段
と、複数の演算処理手段と複数の記憶手段のうちの任意
の記憶手段との間を電気的に接続，分離する伝導レイヤ
ーとを備えて構成される。
【００１３】
【作用】この発明に係るマルチプロセッサ集積回路装置
は、複数の記憶手段を少なくとも２つの演算処理手段に
切換接続できるようにし、各演算処理手段でアクセス可
能なメモリ容量を可変にして、各演算処理手段間でのデ
ータの受渡しも可能にする。
は、複数の記憶手段を少なくとも２つの演算処理手段に
切換接続できるようにし、各演算処理手段でアクセス可
能なメモリ容量を可変にして、各演算処理手段間でのデ
ータの受渡しも可能にする。
【００１４】
【実施例】図１はこの発明の一実施例を示す概略ブロッ
ク図である。図１において、各処理要素１００は、処理
ブロック１と、隣接する処理要素の処理ブロック１と共
用されるメモリブロック２０を含む。各メモリブロック
２０はＬＳＩ外部から与えられる制御信号４００に応じ
て、制御ブロック５によっていずれか一方の処理ブロッ
ク側に切換えられる。
ク図である。図１において、各処理要素１００は、処理
ブロック１と、隣接する処理要素の処理ブロック１と共
用されるメモリブロック２０を含む。各メモリブロック
２０はＬＳＩ外部から与えられる制御信号４００に応じ
て、制御ブロック５によっていずれか一方の処理ブロッ
ク側に切換えられる。
【００１５】図２はこの発明の一実施例における処理要
素をより詳細に説明したブロック図である。図２におい
て、メモリブロック２０は３個のメモリブロック２ａ，
２ｂ，２ｃを含み、メモリブロック２ａはデータアクセ
ス用のアドレス線，データ線およびメモリアクセス用制
御線で構成されるメモリアクセスバス３ａを介して処理
ブロック１ａに接続され、メモリブロック２ｃはメモリ
アクセスバス３ｃを介して処理ブロック１ｂに接続され
ている。中央のメモリブロック２ｂはスイッチモジュー
ル４ａ，４ｂを切換えることによって、メモリアクセス
バス３ｂを介して処理ブロック１ａ側または１ｂ側に接
続可能にされている。
素をより詳細に説明したブロック図である。図２におい
て、メモリブロック２０は３個のメモリブロック２ａ，
２ｂ，２ｃを含み、メモリブロック２ａはデータアクセ
ス用のアドレス線，データ線およびメモリアクセス用制
御線で構成されるメモリアクセスバス３ａを介して処理
ブロック１ａに接続され、メモリブロック２ｃはメモリ
アクセスバス３ｃを介して処理ブロック１ｂに接続され
ている。中央のメモリブロック２ｂはスイッチモジュー
ル４ａ，４ｂを切換えることによって、メモリアクセス
バス３ｂを介して処理ブロック１ａ側または１ｂ側に接
続可能にされている。
【００１６】スイッチモジュール４ａ，４ｂはそれぞれ
信号線６，７を介して制御ブロック５に内蔵されている
レジスタ５１，５２に接続されている。レジスタ５１，
５２は制御信号４００に応じてアクセスされ、中央のメ
モリブロック２ｂを処理ブロック１ａまたは１ｂ側に切
換えるためのデータを保持する。
信号線６，７を介して制御ブロック５に内蔵されている
レジスタ５１，５２に接続されている。レジスタ５１，
５２は制御信号４００に応じてアクセスされ、中央のメ
モリブロック２ｂを処理ブロック１ａまたは１ｂ側に切
換えるためのデータを保持する。
【００１７】図３は図２に示したスイッチモジュールの
一例を示す図である。図２に示したスイッチモジュール
４ａは、複数のスイッチ４１，４２，４３…４ｎを含
み、各スイッチはｐチャネルトランジスタ４ｃとｎチャ
ネルトランジスタ４ｄとを組合せて構成されており、ｎ
チャネルトランジスタ４ｄのゲートには図２に示したレ
ジスタ５１または５２から信号線６または７を介してデ
ータが与えられ、このデータがインバータ４ｅで反転さ
れ、ｐチャネルトランジスタ４ｃのゲートに与えられ
る。
一例を示す図である。図２に示したスイッチモジュール
４ａは、複数のスイッチ４１，４２，４３…４ｎを含
み、各スイッチはｐチャネルトランジスタ４ｃとｎチャ
ネルトランジスタ４ｄとを組合せて構成されており、ｎ
チャネルトランジスタ４ｄのゲートには図２に示したレ
ジスタ５１または５２から信号線６または７を介してデ
ータが与えられ、このデータがインバータ４ｅで反転さ
れ、ｐチャネルトランジスタ４ｃのゲートに与えられ
る。
【００１８】次に、動作について説明する。図２に示す
メモリブロック２ａは処理ブロック１ａからのアクセス
が可能であり、メモリブロック２ｃは処理ブロック１ｂ
からのアクセスが可能となっており、メモリブロック２
ｂはいずれの処理ブロックからでもアクセス可能となっ
ている。メモリブロック２ｂを処理ブロック１ａからア
クセス可能にする場合は、ＬＳＩの外から制御信号４０
０によって制御ブロック５内のレジスタ５１，５２にデ
ータ１，０が書込まれる。それによって、レジスタ５１
から信号線６に「Ｈ」レベル信号が与えられ、スイッチ
モジュール４ａ内のｎチャネルトランジスタ４ｄが導通
し、またデータがインバータ４ｅで反転されるため、ｐ
チャネルトランジスタ４ｃも導通する。その結果、メモ
リブロック２ｂのメモリアクセスバス３ｂは３ａを介し
て処理ブロック１ａに接続される。一方、スイッチモジ
ュール４ｂはオフとなっているため、メモリブロック２
ｂのメモリアクセスバス３ｂは処理ブロック１ｂのメモ
リアクセスバス３ｃから切り離されているので、処理ブ
ロック１ａはメモリブロック２ａ，２ｂをアクセスし、
処理ブロック１ｂはメモリブロック２ｃのみをアクセス
する。したがって、処理ブロック１ａ，１ｂは容量の異
なるそれぞれのメモリを独立かつ同時にアクセスが可能
となる。
メモリブロック２ａは処理ブロック１ａからのアクセス
が可能であり、メモリブロック２ｃは処理ブロック１ｂ
からのアクセスが可能となっており、メモリブロック２
ｂはいずれの処理ブロックからでもアクセス可能となっ
ている。メモリブロック２ｂを処理ブロック１ａからア
クセス可能にする場合は、ＬＳＩの外から制御信号４０
０によって制御ブロック５内のレジスタ５１，５２にデ
ータ１，０が書込まれる。それによって、レジスタ５１
から信号線６に「Ｈ」レベル信号が与えられ、スイッチ
モジュール４ａ内のｎチャネルトランジスタ４ｄが導通
し、またデータがインバータ４ｅで反転されるため、ｐ
チャネルトランジスタ４ｃも導通する。その結果、メモ
リブロック２ｂのメモリアクセスバス３ｂは３ａを介し
て処理ブロック１ａに接続される。一方、スイッチモジ
ュール４ｂはオフとなっているため、メモリブロック２
ｂのメモリアクセスバス３ｂは処理ブロック１ｂのメモ
リアクセスバス３ｃから切り離されているので、処理ブ
ロック１ａはメモリブロック２ａ，２ｂをアクセスし、
処理ブロック１ｂはメモリブロック２ｃのみをアクセス
する。したがって、処理ブロック１ａ，１ｂは容量の異
なるそれぞれのメモリを独立かつ同時にアクセスが可能
となる。
【００１９】処理ブロック１ａから処理ブロック１ｂに
データを転送したい場合には、処理ブロック１ａが上述
の要領によりメモリブロック２ｂをアクセス可能な状態
で、このメモリブロック２ｂにデータを書込み、コミュ
ニケーションネットワーク２００を介してＬＳＩ外部に
制御線４００を介して制御ブロック５内のレジスタ５
１，５２をそれぞれ０，１に書替えるように要求を出
す。すると、今度はスイッチモジュール４ｂがオンする
ため、処理ブロック１ｂからメモリブロック２ｂをアク
セス可能となる。
データを転送したい場合には、処理ブロック１ａが上述
の要領によりメモリブロック２ｂをアクセス可能な状態
で、このメモリブロック２ｂにデータを書込み、コミュ
ニケーションネットワーク２００を介してＬＳＩ外部に
制御線４００を介して制御ブロック５内のレジスタ５
１，５２をそれぞれ０，１に書替えるように要求を出
す。すると、今度はスイッチモジュール４ｂがオンする
ため、処理ブロック１ｂからメモリブロック２ｂをアク
セス可能となる。
【００２０】図４はこの発明の他の実施例の概略ブロッ
ク図である。前述の図１に示した実施例では、たとえば
処理ブロック１ａ，１ｂ間でデータを転送したい場合、
ＬＳＩ外部から制御線４００を介して制御ブロック５内
のレジスタを書替える必要があり、その都度ＬＳＩ外部
からの制御が必要になる。そこで、この図４に示した実
施例では、データ転送を要求した処理ブロックがコミュ
ニケーションネットワーク２００を介して制御ブロック
５内のスイッチモジュール制御のためのレジスタ５１，
５２を直接アクセスできるように、コミュニケーション
ネットワーク２００と制御ブロック５の間に制御線５０
０を設け、これによりＬＳＩ外部からの制御を可能にす
る。
ク図である。前述の図１に示した実施例では、たとえば
処理ブロック１ａ，１ｂ間でデータを転送したい場合、
ＬＳＩ外部から制御線４００を介して制御ブロック５内
のレジスタを書替える必要があり、その都度ＬＳＩ外部
からの制御が必要になる。そこで、この図４に示した実
施例では、データ転送を要求した処理ブロックがコミュ
ニケーションネットワーク２００を介して制御ブロック
５内のスイッチモジュール制御のためのレジスタ５１，
５２を直接アクセスできるように、コミュニケーション
ネットワーク２００と制御ブロック５の間に制御線５０
０を設け、これによりＬＳＩ外部からの制御を可能にす
る。
【００２１】前述の各実施例では、たとえば図２の処理
ブロック１ａ，１ｂ間でデータの受渡しを行いたい場
合、制御ブロック５が一括してスイッチモジュールの制
御を行なうため、制御ブロック５とＬＳＩ上にちらばっ
た各スイッチモジュールを信号線で接続する必要があ
る。スイッチモジュールの制御機構を分散させ、データ
受渡しに関連する処理ブロック間のハンドシェイクによ
りスイッチモジュールの制御を行なえるようにすれば、
スイッチモジュール制御用の信号線を局所的な配線とす
ることができる。
ブロック１ａ，１ｂ間でデータの受渡しを行いたい場
合、制御ブロック５が一括してスイッチモジュールの制
御を行なうため、制御ブロック５とＬＳＩ上にちらばっ
た各スイッチモジュールを信号線で接続する必要があ
る。スイッチモジュールの制御機構を分散させ、データ
受渡しに関連する処理ブロック間のハンドシェイクによ
りスイッチモジュールの制御を行なえるようにすれば、
スイッチモジュール制御用の信号線を局所的な配線とす
ることができる。
【００２２】図５はそのような実施例の全体の概略ブロ
ック図であり、図６は図５に示したメモリブロック２１
の詳細なブロック図である。この実施例のメモリブロッ
ク２１は図６に示すように、前述の図２と同様にして、
メモリブロック２ａ，２ｂ，２ｃとスイッチモジュール
４ａ，４ｂとを含む。さらに、メモリブロック２１は、
２入力論理積回路１２ａ，１２ｂとこれらの２入力論理
積回路１２ａ，１２ｂの入力に接続される信号線８〜１
１とを含む。処理ブロック１ａにはレジスタＲ１ａ，Ｒ
２ａとセンス回路Ｓ１ａ，Ｓ２ａが内蔵され、処理ブロ
ック１ｂにはレジスタＲ１ｂ，Ｒ２ｂとセンス回路Ｓ１
ｂ，Ｓ２ｂが内蔵される。レジスタＲ１ａ，Ｒ２ａ，Ｒ
１ｂ，Ｒ２ｂは中央のメモリブロック２ｂの使用を要求
するとき「１」を信号線８〜１１に出力し、センス回路
Ｓ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂは信号線８〜１１のい
ずれかに「１」が設定されているかをセンスする。
ック図であり、図６は図５に示したメモリブロック２１
の詳細なブロック図である。この実施例のメモリブロッ
ク２１は図６に示すように、前述の図２と同様にして、
メモリブロック２ａ，２ｂ，２ｃとスイッチモジュール
４ａ，４ｂとを含む。さらに、メモリブロック２１は、
２入力論理積回路１２ａ，１２ｂとこれらの２入力論理
積回路１２ａ，１２ｂの入力に接続される信号線８〜１
１とを含む。処理ブロック１ａにはレジスタＲ１ａ，Ｒ
２ａとセンス回路Ｓ１ａ，Ｓ２ａが内蔵され、処理ブロ
ック１ｂにはレジスタＲ１ｂ，Ｒ２ｂとセンス回路Ｓ１
ｂ，Ｓ２ｂが内蔵される。レジスタＲ１ａ，Ｒ２ａ，Ｒ
１ｂ，Ｒ２ｂは中央のメモリブロック２ｂの使用を要求
するとき「１」を信号線８〜１１に出力し、センス回路
Ｓ１ａ，Ｓ２ａ，Ｓ１ｂ，Ｓ２ｂは信号線８〜１１のい
ずれかに「１」が設定されているかをセンスする。
【００２３】次に、動作について説明する。処理ブロッ
ク１ａから１ｂにデータを転送したい場合、処理ブロッ
ク１ａは信号線１０，１１の値をセンス回路Ｓ１ａ，Ｓ
２ａで確認し、共に０であれば処理ブロック１ｂがメモ
リブロック２ｂの使用を要求していないと認識し、信号
線８を「１」に設定する。処理ブロック１ｂは信号線８
が「０」から「１」に変化したのを検出し、処理ブロッ
ク１ａがメモリブロック２ｂの使用を要求しているのを
認識し、処理ブロック１ａにメモリブロック２ｂのアク
セス権を渡すために、信号線１０を「１」にする。これ
により、メモリブロック２ｂのメモリアクセスバス３ｂ
は処理ブロック１ａのメモリアクセスバス３ａに接続さ
れる。処理ブロック１ａはこれを確認し、メモリ２ｂに
データを書込み、書き終わると、信号線８，９をそれぞ
れ「０」，「１」にする。処理ブロック１ｂはこれによ
り、処理ブロック１ａが処理ブロック１ｂに転送したい
データをメモリブロック２ｂに書込んだことを認識し、
信号線１０，１１をそれぞれ「０」，「１」に設定す
る。これにより、メモリブロック２ｂは処理ブロック１
ａから切り離され、メモリブロック２ｃと共に処理ブロ
ック１ｂに接続されるので、処理ブロック１ｂはメモリ
ブロック２ｂをアクセスする。処理ブロック１ｂから処
理ブロック１ａにデータを転送するときも同様の手順で
転送できる。
ク１ａから１ｂにデータを転送したい場合、処理ブロッ
ク１ａは信号線１０，１１の値をセンス回路Ｓ１ａ，Ｓ
２ａで確認し、共に０であれば処理ブロック１ｂがメモ
リブロック２ｂの使用を要求していないと認識し、信号
線８を「１」に設定する。処理ブロック１ｂは信号線８
が「０」から「１」に変化したのを検出し、処理ブロッ
ク１ａがメモリブロック２ｂの使用を要求しているのを
認識し、処理ブロック１ａにメモリブロック２ｂのアク
セス権を渡すために、信号線１０を「１」にする。これ
により、メモリブロック２ｂのメモリアクセスバス３ｂ
は処理ブロック１ａのメモリアクセスバス３ａに接続さ
れる。処理ブロック１ａはこれを確認し、メモリ２ｂに
データを書込み、書き終わると、信号線８，９をそれぞ
れ「０」，「１」にする。処理ブロック１ｂはこれによ
り、処理ブロック１ａが処理ブロック１ｂに転送したい
データをメモリブロック２ｂに書込んだことを認識し、
信号線１０，１１をそれぞれ「０」，「１」に設定す
る。これにより、メモリブロック２ｂは処理ブロック１
ａから切り離され、メモリブロック２ｃと共に処理ブロ
ック１ｂに接続されるので、処理ブロック１ｂはメモリ
ブロック２ｂをアクセスする。処理ブロック１ｂから処
理ブロック１ａにデータを転送するときも同様の手順で
転送できる。
【００２４】信号線８〜１１のデータとアクセス権との
関係は以下の表のとおりになる。
関係は以下の表のとおりになる。
【００２５】
【表１】
【００２６】また、処理ブロック１ａが処理ブロック１
ｂのアドレス空間にマッピングされたレジスタに直接ア
クセスしたい場合は、処理ブロック１ａが信号線８，９
を共に「１」にし、処理ブロック１ｂがこれを認識し、
信号線１０，１１を共に「１」にし、処理ブロック１ａ
がこれを検出して、処理ブロック１ｂのレジスタＲ１
ｂ，Ｒ２ｂをアクセスする。
ｂのアドレス空間にマッピングされたレジスタに直接ア
クセスしたい場合は、処理ブロック１ａが信号線８，９
を共に「１」にし、処理ブロック１ｂがこれを認識し、
信号線１０，１１を共に「１」にし、処理ブロック１ａ
がこれを検出して、処理ブロック１ｂのレジスタＲ１
ｂ，Ｒ２ｂをアクセスする。
【００２７】前述の各実施例では、たとえば処理ブロッ
ク１ａ，１ｂ間でアクセス可能なメモリを切換える場
合、切換えられるメモリのアクセスバスはフローティン
グになる場合がある。これは、図５で信号線８または９
が「０」でありかつ信号線１０または１１が「０」の場
合、フローティング期間は短く、バスが値を保持できれ
ば問題ないが、そうでない場合にはバスの信号線が中間
電位になり、場合によっては貫通電流が流れる。
ク１ａ，１ｂ間でアクセス可能なメモリを切換える場
合、切換えられるメモリのアクセスバスはフローティン
グになる場合がある。これは、図５で信号線８または９
が「０」でありかつ信号線１０または１１が「０」の場
合、フローティング期間は短く、バスが値を保持できれ
ば問題ないが、そうでない場合にはバスの信号線が中間
電位になり、場合によっては貫通電流が流れる。
【００２８】そこで、図７に示す実施例では、電圧レベ
ル保持回路１５がフローティングになる可能性のあるバ
スの各ラインに接続すればこのような問題がなくなる。
ル保持回路１５がフローティングになる可能性のあるバ
スの各ラインに接続すればこのような問題がなくなる。
【００２９】図８は図７に示した電圧レベル保持回路１
５の一例を示す図である。図８において、ｐチャネルト
ランジスタ１５２のドレインは電源１５１に接続され、
そのゲートとソースとの間にはインバータ１５３が接続
される。なお、図７に示した電圧レベル保持回路１５を
設けた場合、スイッチモジュールでの５Ｖ電位効果を与
える必要がないため、スイッチモジュールでのＰチャネ
ルトランジスタを不要にすることができる。
５の一例を示す図である。図８において、ｐチャネルト
ランジスタ１５２のドレインは電源１５１に接続され、
そのゲートとソースとの間にはインバータ１５３が接続
される。なお、図７に示した電圧レベル保持回路１５を
設けた場合、スイッチモジュールでの５Ｖ電位効果を与
える必要がないため、スイッチモジュールでのＰチャネ
ルトランジスタを不要にすることができる。
【００３０】上述の実施例では、ＬＳＩが動作状態で各
処理ブロックがアクセス可能なメモリを変更するように
したが、処理ブロック間でデータの受渡しの必要がな
く、必要なメモリ容量が予めわかっていれば、２系統の
メモリアクセスバス３ａ，３ｃを電気的に接続，分離す
るスイッチを伝導レイヤー、あるいはアルミの２種類の
レイアウトでそれぞれ実現しＬＳＩ用マスク作製時に接
続，分離レイアウトを選択することにより、各処理ブロ
ックがアクセス可能なメモリ容量を変更することが可能
となり、スイッチモジュールの面積を小さく、またスイ
ッチモジュール制御回路を不要にすることができる。
処理ブロックがアクセス可能なメモリを変更するように
したが、処理ブロック間でデータの受渡しの必要がな
く、必要なメモリ容量が予めわかっていれば、２系統の
メモリアクセスバス３ａ，３ｃを電気的に接続，分離す
るスイッチを伝導レイヤー、あるいはアルミの２種類の
レイアウトでそれぞれ実現しＬＳＩ用マスク作製時に接
続，分離レイアウトを選択することにより、各処理ブロ
ックがアクセス可能なメモリ容量を変更することが可能
となり、スイッチモジュールの面積を小さく、またスイ
ッチモジュール制御回路を不要にすることができる。
【００３１】図９はそのような実施例を示す図である。
この図９に示した実施例は、図６に示したスイッチモジ
ュール４ａ，４ｂに挟まれたメモリアクセスバス３ｂの
うちの１本の信号線のレイアウトを示したものであり、
１層アルミ５２でスイッチモジュール４ａ，４ｂの間を
接続し、１層アルミ５１でメモリブロック２ｂに接続す
る。メモリブロック２ｂへのアクセス権を処理ブロック
１ｂが持っている場合を図９（ａ）に示し、処理ブロッ
ク１ａがアクセス権を持っている場合を図９（ｂ）に示
す。このように、１層アルミのレイアウトを複数作り、
これを選択することにより、メモリブロック２ｂのアク
セス権を切換え、処理ブロック１ａ，１ｂがアクセスで
きるメモリ容量をチップ製造過程で切換えることができ
る。
この図９に示した実施例は、図６に示したスイッチモジ
ュール４ａ，４ｂに挟まれたメモリアクセスバス３ｂの
うちの１本の信号線のレイアウトを示したものであり、
１層アルミ５２でスイッチモジュール４ａ，４ｂの間を
接続し、１層アルミ５１でメモリブロック２ｂに接続す
る。メモリブロック２ｂへのアクセス権を処理ブロック
１ｂが持っている場合を図９（ａ）に示し、処理ブロッ
ク１ａがアクセス権を持っている場合を図９（ｂ）に示
す。このように、１層アルミのレイアウトを複数作り、
これを選択することにより、メモリブロック２ｂのアク
セス権を切換え、処理ブロック１ａ，１ｂがアクセスで
きるメモリ容量をチップ製造過程で切換えることができ
る。
【００３２】
【発明の効果】以上のように、この発明によれば、複数
の演算処理手段によって記憶手段を共用できるように切
換えるようにしたので、各演算処理手段のメモリ容量を
可変にしかつ演算処理手段間のデータ転送を効率よく行
なうことができる。
の演算処理手段によって記憶手段を共用できるように切
換えるようにしたので、各演算処理手段のメモリ容量を
可変にしかつ演算処理手段間のデータ転送を効率よく行
なうことができる。
【図１】この発明の一実施例の概略ブロック図である。
【図２】図１に示したメモリブロックの詳細なブロック
図である。
図である。
【図３】図２に示したスイッチモジュールの具体例を示
す図である。
す図である。
【図４】この発明の他の実施例の全体の構成を示すブロ
ック図である。
ック図である。
【図５】この発明のさらに他の実施例の構成を示すブロ
ック図である。
ック図である。
【図６】図５に示したメモリブロックの具体例を示すブ
ロック図である。
ロック図である。
【図７】この発明のさらに他の実施例を示すブロック図
である。
である。
【図８】図７に示した電圧レベル保持回路を示す図であ
る。
る。
【図９】この発明のさらにその他の実施例を示す図であ
る。
る。
【図１０】従来のマルチプロセッサ集積回路装置の概略
ブロック図である。
ブロック図である。
１，１ａ，１ｂ 処理ブロック ２，２ａ，２ｂ，２ｃ，２１ メモリブロック ３ａ，３ｂ，３ｃ メモリアクセスバス ４ａ，４ｂ スイッチモジュール ５ 制御ブロック ６，７，８，９，１０，１１ 信号線 １２ａ，１２ｂ ２入力論理積回路 ４２ ｐチャネルトランジスタ ４３ ｎチャネルトランジスタ ４４ インバータ １００ データ処理ブロック ２００ コミュニケーションネットワーク ３００ インタフェースライン
Claims (7)
- 【請求項１】 データの各種演算を行なう複数の演算処
理手段、 それぞれが前記複数の演算処理手段のうちの少なくとも
２つの演算処理手段によって共用され、データを記憶す
るための複数の記憶手段、 前記複数の記憶手段のいずれかを前記少なくとも２つの
演算処理手段に接続するための切換手段、 前記複数の演算処理手段のうちの任意の演算処理手段間
を接続してデータの転送を行なう転送接続手段、および
外部から与えられる制御信号に応じて、前記切換手段を
切換えるためのレジスタ手段を備えた、マルチプロセッ
サ集積回路装置。 - 【請求項２】 前記各記憶手段は、 前記２つの演算処理手段の間に配置される少なくとも３
つのメモリブロックと、 前記各メモリブロックと前記少なくとも２つの演算処理
手段とを接続するためのバスラインとを含み、 前記切換手段は、前記少なくとも３つのメモリブロック
と前記２つの演算処理手段との間を接続するバスライン
を切換えるためのスイッチング手段を含む、請求項１の
マルチプロセッサ集積回路装置。 - 【請求項３】 データの各種演算を行なう複数の演算処
理手段、 それぞれが前記複数の演算処理手段のうちの少なくとも
２つの演算処理手段によって共用され、データを記憶す
るための複数の記憶手段、 前記複数の記憶手段のうちのいずれかを前記少なくとも
２つの演算処理手段に接続するための切換手段、 前記複数の記憶手段のうちの任意の演算処理手段間を接
続してデータの転送を行なう転送接続手段、および前記
複数の演算処理手段から与えられる制御信号に応じて、
前記切換手段を切換えるためのレジスタ手段を含む、マ
ルチプロセッサ集積回路装置。 - 【請求項４】 データの各種演算を行なう複数の演算処
理手段、 それぞれが前記複数の演算処理手段のうちの少なくとも
２つの演算処理手段によって共用され、データを記憶す
るための複数の記憶手段、 前記各記憶手段と前記複数の演算処理手段とを接続する
ためのバスライン、 前記複数の記憶手段と前記複数の演算処理手段との間を
接続するバスラインを切換えるためのスイッチング手
段、および前記各演算処理手段に内蔵され、他の演算処
理手段が前記複数の記憶手段のいずれかを使用している
か否かを判別し、使用していないことを判別したことに
応じて、前記切換手段を切換えて当該記憶手段のバスラ
インを自己側に接続する切換制御手段を備えた、マルチ
プロセッサ集積回路装置。 - 【請求項５】 前記切換制御手段は、 前記他の演算処理手段が前記複数の記憶手段のいずれを
使用しているか否かを判別するためのセンス手段と、 前記センス手段の判別出力に応じて、前記切換手段を切
換えるためのデータを設定するレジスタ手段を含む、請
求項４のマルチプロセッサ集積回路装置。 - 【請求項６】 データの各種演算を行なう複数の演算処
理手段、 それぞれが前記複数の演算処理手段のうちの少なくとも
２つの演算処理手段によって共用され、データを記憶す
るための複数の記憶手段、 前記各記憶手段と前記複数の演算処理手段とを接続する
ためのバスライン、 前記複数の記憶手段と前記複数の演算処理手段との間を
接続するバスラインを切換えるためのスイッチング手
段、および前記複数の記憶手段のうち、前記スイッチン
グ手段によって前記いずれの演算処理手段からも切離さ
れる恐れがある切換手段のバスラインに接続され、該バ
スラインに一定の電圧を保持させるための電圧保持手段
を備えた、マルチプロセッサ集積回路装置。 - 【請求項７】 データの各種演算を行なう複数の演算処
理手段、 それぞれが前記複数の演算処理手段のうちの少なくとも
２つの演算処理手段によって共用され、データを記憶す
るための複数の記憶手段、および前記複数の演算処理手
段と前記複数の記憶手段のうちの任意の記憶手段との間
を電気的に接続，分離する伝導レイヤーを備えた、マル
チプロセッサ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13580493A JPH06348669A (ja) | 1993-06-07 | 1993-06-07 | マルチプロセッサ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13580493A JPH06348669A (ja) | 1993-06-07 | 1993-06-07 | マルチプロセッサ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348669A true JPH06348669A (ja) | 1994-12-22 |
Family
ID=15160212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13580493A Withdrawn JPH06348669A (ja) | 1993-06-07 | 1993-06-07 | マルチプロセッサ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348669A (ja) |
-
1993
- 1993-06-07 JP JP13580493A patent/JPH06348669A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |