JPH0635003A - アクティブマトリクス液晶表示装置 - Google Patents
アクティブマトリクス液晶表示装置Info
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- JPH0635003A JPH0635003A JP19372292A JP19372292A JPH0635003A JP H0635003 A JPH0635003 A JP H0635003A JP 19372292 A JP19372292 A JP 19372292A JP 19372292 A JP19372292 A JP 19372292A JP H0635003 A JPH0635003 A JP H0635003A
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Abstract
(57)【要約】
【構成】アクティブマトリクス液晶表示装置において、
薄膜トランジスタのデバイス構造は正スタガーであり、
半導体膜／ゲート絶縁膜堆積前にはＡｌを用いず、少な
くともゲート材料にはＡｌを用い、薄膜トランジスタの
保護膜には有機膜を用いる。 【効果】上記した構造だとゲート絶縁膜／半導体膜堆積
後にＡｌが堆積，加工され、その後、薄膜トランジスタ
の保護膜には有機膜が堆積される（塗布温度，ベーク温
度は２００℃以下）ので、Ａｌからヒロックが生じるこ
とはない。また、アルミナ膜を使用することはないので
工程数は短縮される。したがって、本発明により高信頼
性で工程数短縮されたアクティブマトリクス液晶表示装
置が提供できる。
薄膜トランジスタのデバイス構造は正スタガーであり、
半導体膜／ゲート絶縁膜堆積前にはＡｌを用いず、少な
くともゲート材料にはＡｌを用い、薄膜トランジスタの
保護膜には有機膜を用いる。 【効果】上記した構造だとゲート絶縁膜／半導体膜堆積
後にＡｌが堆積，加工され、その後、薄膜トランジスタ
の保護膜には有機膜が堆積される（塗布温度，ベーク温
度は２００℃以下）ので、Ａｌからヒロックが生じるこ
とはない。また、アルミナ膜を使用することはないので
工程数は短縮される。したがって、本発明により高信頼
性で工程数短縮されたアクティブマトリクス液晶表示装
置が提供できる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に係り、特
にアクティブマトリクス液晶表示装置の信頼性向上，工
程数短縮に関するものである。
にアクティブマトリクス液晶表示装置の信頼性向上，工
程数短縮に関するものである。
【０００２】
【従来の技術】従来、アクティブマトリクス液晶表示装
置に用いられる薄膜トランジスタ（以下、ＴＦＴと略
す）のデバイス構造としては、例えば日経マイクロデバ
イス編『フラットパネル・ディスプレイ１９９２』ｐ
ｐ．１５２−１５５に記されている。図１３は上記構造
を示したものである。図中のＴＦＴは逆スタガーと称さ
れる電界効果型トランジスタであり、ゲート電極は下層
に、ソース／ドレイン電極は上層に位置しており、その
間にゲート絶縁膜であるＳｉＮ膜，半導体膜であるａ−
Ｓｉ(非晶質シリコン)が挟まれている。ここで、現在、
アクティブマトリクス液晶表示装置に用いられるＴＦＴ
は、通常、逆スタガー構造である。ゲート電極としては
Ａｌが用いられている。これはゲート信号の遅延低下を
目的としたものであり、アクティブマトリクス液晶表示
装置の大面積化，高精細化を考慮するとＡｌゲートは必
須であると考えられる。
置に用いられる薄膜トランジスタ（以下、ＴＦＴと略
す）のデバイス構造としては、例えば日経マイクロデバ
イス編『フラットパネル・ディスプレイ１９９２』ｐ
ｐ．１５２−１５５に記されている。図１３は上記構造
を示したものである。図中のＴＦＴは逆スタガーと称さ
れる電界効果型トランジスタであり、ゲート電極は下層
に、ソース／ドレイン電極は上層に位置しており、その
間にゲート絶縁膜であるＳｉＮ膜，半導体膜であるａ−
Ｓｉ(非晶質シリコン)が挟まれている。ここで、現在、
アクティブマトリクス液晶表示装置に用いられるＴＦＴ
は、通常、逆スタガー構造である。ゲート電極としては
Ａｌが用いられている。これはゲート信号の遅延低下を
目的としたものであり、アクティブマトリクス液晶表示
装置の大面積化，高精細化を考慮するとＡｌゲートは必
須であると考えられる。
【０００３】
【発明が解決しようとする課題】上記したＴＦＴは、次
のような問題点を有していた。
のような問題点を有していた。
【０００４】すなわち、上記ＴＦＴ構造では下層のゲー
ト電極にＡｌを使用しているため、陽極酸化によるアル
ミナ膜（Ａｌ2Ｏ3）を形成する必要があり、このためＴ
ＦＴの製造工程が長くなっていた。これは、アルミナ膜
がないとゲート絶縁膜／半導体膜堆積時（基板温度２５
０〜４００℃）に、Ａｌからヒロックが生じゲート絶縁
膜／半導体膜を劣化させてしまう理由によるものである
（図１２参照）。
ト電極にＡｌを使用しているため、陽極酸化によるアル
ミナ膜（Ａｌ2Ｏ3）を形成する必要があり、このためＴ
ＦＴの製造工程が長くなっていた。これは、アルミナ膜
がないとゲート絶縁膜／半導体膜堆積時（基板温度２５
０〜４００℃）に、Ａｌからヒロックが生じゲート絶縁
膜／半導体膜を劣化させてしまう理由によるものである
（図１２参照）。
【０００５】本発明の目的は、以上に述べた問題点を解
決し、高信頼性で工程数短縮されたアクティブマトリク
ス液晶表示装置を提供することである。
決し、高信頼性で工程数短縮されたアクティブマトリク
ス液晶表示装置を提供することである。
【０００６】
【課題を解決するための手段】前記の問題点を解決する
ために、本発明はアクティブマトリクス液晶表示装置に
おいて、薄膜トランジスタのデバイス構造は正スタガー
であり、半導体膜／ゲート絶縁膜堆積前にはＡｌを用い
ず、少なくともゲート材料にはＡｌを用い、薄膜トラン
ジスタの保護膜には有機膜を用いる方法を提案するもの
である。
ために、本発明はアクティブマトリクス液晶表示装置に
おいて、薄膜トランジスタのデバイス構造は正スタガー
であり、半導体膜／ゲート絶縁膜堆積前にはＡｌを用い
ず、少なくともゲート材料にはＡｌを用い、薄膜トラン
ジスタの保護膜には有機膜を用いる方法を提案するもの
である。
【０００７】
【作用】上記した構造だとゲート絶縁膜／半導体膜堆積
後にＡｌが堆積，加工され、その後、薄膜トランジスタ
の保護膜には有機膜が堆積される（塗布温度，ベーク温
度は２００℃以下）ので、Ａｌからヒロックが生じるこ
とはない。また、アルミナ膜を使用することはないので
工程数は短縮される。
後にＡｌが堆積，加工され、その後、薄膜トランジスタ
の保護膜には有機膜が堆積される（塗布温度，ベーク温
度は２００℃以下）ので、Ａｌからヒロックが生じるこ
とはない。また、アルミナ膜を使用することはないので
工程数は短縮される。
【０００８】したがって、本発明により高信頼性で工程
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。
【０００９】
【実施例】以下に図面を参照して本発明を詳細に説明す
る。
る。
【００１０】図１は本発明のＴＦＴの断面構造の一実施
例を示したものである。図中のTFTは正スタガー構造で
あり、ゲート電極であるＡｌ８，Ｔａ７は上層に、ソー
ス／ドレイン電極であるＩＴＯ２，Ｔａ３は下層に位置
しており、その間にゲート絶縁膜であるＳｉＮ膜６，真
性半導体膜５が挟まれている。また、ｎ＋層４はオーミ
ック層として用いている。さらに、ＴＦＴの保護膜とし
ては有機ＰＡＳ（Passivation ）膜を用いている。
例を示したものである。図中のTFTは正スタガー構造で
あり、ゲート電極であるＡｌ８，Ｔａ７は上層に、ソー
ス／ドレイン電極であるＩＴＯ２，Ｔａ３は下層に位置
しており、その間にゲート絶縁膜であるＳｉＮ膜６，真
性半導体膜５が挟まれている。また、ｎ＋層４はオーミ
ック層として用いている。さらに、ＴＦＴの保護膜とし
ては有機ＰＡＳ（Passivation ）膜を用いている。
【００１１】上記した構造だとゲート絶縁膜／半導体膜
堆積後にＡｌが堆積，加工され、その後、薄膜トランジ
スタの保護膜には有機膜が堆積される（塗布温度，ベー
ク温度は２００℃以下）ので、Ａｌからヒロックが生じ
ることはない。また、アルミナ膜を使用することはない
ので工程数は短縮される。
堆積後にＡｌが堆積，加工され、その後、薄膜トランジ
スタの保護膜には有機膜が堆積される（塗布温度，ベー
ク温度は２００℃以下）ので、Ａｌからヒロックが生じ
ることはない。また、アルミナ膜を使用することはない
ので工程数は短縮される。
【００１２】したがって、本発明により高信頼性で工程
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。
【００１３】図２は本発明を用いたＴＦＴの製作手順
（平面構造）の実施例を示したものである。すなわち、
ＩＴＯ，Ｔａ，ｎ＋層を順次堆積し、その後、従来の半
導体加工技術を用いて１ホトマスクでＩＴＯ，Ｔａ，ｎ
＋層をパターニングする〔(ａ)参照〕。図中において、
１０はドレイン電極パターン、１１はソース電極パター
ンである。次に、真性半導体膜，ゲート絶縁膜を順次堆
積し、その後、従来の半導体加工技術を用いて１ホトマ
スクで真性半導体膜，ゲート絶縁膜、および露出してい
るｎ＋層、Ｔａをパターニングする〔(ｂ)参照〕。図中
において、１２は真性半導体膜およびゲート絶縁膜が存
在する領域である。また、この時に画素電極３０である
ＩＴＯが露出する。次に、ゲート電極であるＴａ，Ａｌ
を順次堆積し、その後、従来の半導体加工技術を用いて
１ホトマスクでＴａ，Ａｌを順次加工し〔(ｃ)参照〕、
その後、ＴＦＴの保護膜としては有機ＰＡＳ(Passivati
on)膜を堆積する。図中において、１３はゲート電極パ
ターン、１４はドレイン電極の補助配線パターンであ
る。ここで、ドレイン電極の補助配線パターンはドレイ
ン電極の配線抵抗を低くする目的で形成されている。
（平面構造）の実施例を示したものである。すなわち、
ＩＴＯ，Ｔａ，ｎ＋層を順次堆積し、その後、従来の半
導体加工技術を用いて１ホトマスクでＩＴＯ，Ｔａ，ｎ
＋層をパターニングする〔(ａ)参照〕。図中において、
１０はドレイン電極パターン、１１はソース電極パター
ンである。次に、真性半導体膜，ゲート絶縁膜を順次堆
積し、その後、従来の半導体加工技術を用いて１ホトマ
スクで真性半導体膜，ゲート絶縁膜、および露出してい
るｎ＋層、Ｔａをパターニングする〔(ｂ)参照〕。図中
において、１２は真性半導体膜およびゲート絶縁膜が存
在する領域である。また、この時に画素電極３０である
ＩＴＯが露出する。次に、ゲート電極であるＴａ，Ａｌ
を順次堆積し、その後、従来の半導体加工技術を用いて
１ホトマスクでＴａ，Ａｌを順次加工し〔(ｃ)参照〕、
その後、ＴＦＴの保護膜としては有機ＰＡＳ(Passivati
on)膜を堆積する。図中において、１３はゲート電極パ
ターン、１４はドレイン電極の補助配線パターンであ
る。ここで、ドレイン電極の補助配線パターンはドレイ
ン電極の配線抵抗を低くする目的で形成されている。
【００１４】上記した構造だとゲート絶縁膜／半導体膜
堆積後にＡｌが堆積，加工され、その後、薄膜トランジ
スタの保護膜には有機膜が堆積される（塗布温度，ベー
ク温度は２００℃以下）ので、Ａｌからヒロックが生じ
ることはない。また、アルミナ膜を使用することはない
ので工程数は短縮される。さらに、上記したＴＦＴ構造
は３マスクで形成することができる。
堆積後にＡｌが堆積，加工され、その後、薄膜トランジ
スタの保護膜には有機膜が堆積される（塗布温度，ベー
ク温度は２００℃以下）ので、Ａｌからヒロックが生じ
ることはない。また、アルミナ膜を使用することはない
ので工程数は短縮される。さらに、上記したＴＦＴ構造
は３マスクで形成することができる。
【００１５】したがって、本発明により高信頼性で工程
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。
数短縮されたアクティブマトリクス液晶表示装置が提供
できる。
【００１６】図３は図２で示した製作手順で作られたＴ
ＦＴの平面および断面構造である。図中において、上図
はＴＦＴ部の平面構造、下図は上図の平面構造のＢ−
Ｂ′間の断面構造である。本発明における平面構造の特
徴は、図中を見るとわかるように、外部からの表示信号
を伝送するドレイン線１０は、ゲート線１３直下にある
ソース電極１１の両側を挾みこむように配置される平面
構造になっていることである。これを説明したのが図
４，図５である。
ＦＴの平面および断面構造である。図中において、上図
はＴＦＴ部の平面構造、下図は上図の平面構造のＢ−
Ｂ′間の断面構造である。本発明における平面構造の特
徴は、図中を見るとわかるように、外部からの表示信号
を伝送するドレイン線１０は、ゲート線１３直下にある
ソース電極１１の両側を挾みこむように配置される平面
構造になっていることである。これを説明したのが図
４，図５である。
【００１７】図４は第一の従来のＴＦＴの平面パターン
である。図中において、１０はドレイン電極、１１はソ
ース電極（含む画素電極）、１３はゲート電極、１２は
真性半導体膜およびゲート絶縁膜が存在する領域であ
る。上記平面パターンだと、ゲート電極直下には真性半
導体膜およびゲート絶縁膜が存在するため、ゲート電極
にＴＦＴが活性状態になる電圧が印加されると、ゲート
電極直下の真性半導体膜は全て導電膜になる。その結
果、図中に示すように、隣接された他のドレイン線から
の表示信号ＩAが画素電極に印加され、その結果、画質
が劣化してしまう。図５は第二の従来のＴＦＴの平面パ
ターンである。図中において、１０はドレイン電極、１
１はソース電極（含む画素電極）、１３はゲート電極、
１２は真性半導体膜およびゲート絶縁膜が存在する領域
である。上記平面パターンだと、ＴＦＴ部周辺と、ゲー
ト電極とドレイン電極との重なり部のみ真性半導体膜お
よびゲート絶縁膜が存在するため、上記状態は生じな
い。しかしながら、上記平面パターンにおけるＴＦＴ部
の断面構造は、図中下部に示すように、ゲート電極であ
るＡｌと真性半導体膜の側壁が接触するので、今度はゲ
ート信号ＩL が画素電極に印加され、その結果、画質が
劣化してしまう。上記画質劣化現象を防止しようとする
と、ホトマスク数と層数が増えるので工程数は増加す
る。
である。図中において、１０はドレイン電極、１１はソ
ース電極（含む画素電極）、１３はゲート電極、１２は
真性半導体膜およびゲート絶縁膜が存在する領域であ
る。上記平面パターンだと、ゲート電極直下には真性半
導体膜およびゲート絶縁膜が存在するため、ゲート電極
にＴＦＴが活性状態になる電圧が印加されると、ゲート
電極直下の真性半導体膜は全て導電膜になる。その結
果、図中に示すように、隣接された他のドレイン線から
の表示信号ＩAが画素電極に印加され、その結果、画質
が劣化してしまう。図５は第二の従来のＴＦＴの平面パ
ターンである。図中において、１０はドレイン電極、１
１はソース電極（含む画素電極）、１３はゲート電極、
１２は真性半導体膜およびゲート絶縁膜が存在する領域
である。上記平面パターンだと、ＴＦＴ部周辺と、ゲー
ト電極とドレイン電極との重なり部のみ真性半導体膜お
よびゲート絶縁膜が存在するため、上記状態は生じな
い。しかしながら、上記平面パターンにおけるＴＦＴ部
の断面構造は、図中下部に示すように、ゲート電極であ
るＡｌと真性半導体膜の側壁が接触するので、今度はゲ
ート信号ＩL が画素電極に印加され、その結果、画質が
劣化してしまう。上記画質劣化現象を防止しようとする
と、ホトマスク数と層数が増えるので工程数は増加す
る。
【００１８】以上の結果より、本発明の製作手順におい
ては、図３に示した本発明のＴＦＴの平面構造のみが正
常な画質をアクティブマトリクス液晶表示装置に与え
る。
ては、図３に示した本発明のＴＦＴの平面構造のみが正
常な画質をアクティブマトリクス液晶表示装置に与え
る。
【００１９】図６は図２で示した製作手順でＴＦＴを形
成した場合のドレイン及びゲート側端子部の断面構造で
ある。図中において、１はガラス基板、２はＩＴＯ、３
はソース／ドレイン電極となるＴａ、４はｎ＋層、５は
真性半導体膜、６はゲート絶縁膜となる窒化シリコン
膜、７はゲート電極となるＴａ、８はゲート電極となる
Ａｌ、９はＴＦＴの保護膜となる有機ＰＡＳである。図
中に示すように、外部モジュールとの接続部分は耐腐食
性の強いＩＴＯ２のみが露出しており、それ以外の層３
〜８は有機ＰＡＳ膜９で保護されている。したがって、
上記端子部の構造により端子部の信頼性は向上する。
成した場合のドレイン及びゲート側端子部の断面構造で
ある。図中において、１はガラス基板、２はＩＴＯ、３
はソース／ドレイン電極となるＴａ、４はｎ＋層、５は
真性半導体膜、６はゲート絶縁膜となる窒化シリコン
膜、７はゲート電極となるＴａ、８はゲート電極となる
Ａｌ、９はＴＦＴの保護膜となる有機ＰＡＳである。図
中に示すように、外部モジュールとの接続部分は耐腐食
性の強いＩＴＯ２のみが露出しており、それ以外の層３
〜８は有機ＰＡＳ膜９で保護されている。したがって、
上記端子部の構造により端子部の信頼性は向上する。
【００２０】図７は図２で示した製作手順でＴＦＴを形
成した場合の蓄積容量部の断面構造を示したものであ
る。図中において、１はガラス基板、２はＩＴＯ、３は
ソース／ドレイン電極となるＴａ、４はｎ＋層、５は真
性半導体膜、６はゲート絶縁膜となる窒化シリコン膜、
７はゲート電極となるＴａ、８はゲート電極となるＡ
ｌ、９はＴＦＴの保護膜となる有機ＰＡＳである。ここ
で、上記蓄積容量部は、電気的には、各画素の液晶容量
と並列に接続されるものであり、このことによりアクテ
ィブマトリクス液晶表示装置の画質が向上する。図中に
おいて、電荷はSiN、あるいはＳｉＮ／ｉ間で保持され
る。
成した場合の蓄積容量部の断面構造を示したものであ
る。図中において、１はガラス基板、２はＩＴＯ、３は
ソース／ドレイン電極となるＴａ、４はｎ＋層、５は真
性半導体膜、６はゲート絶縁膜となる窒化シリコン膜、
７はゲート電極となるＴａ、８はゲート電極となるＡ
ｌ、９はＴＦＴの保護膜となる有機ＰＡＳである。ここ
で、上記蓄積容量部は、電気的には、各画素の液晶容量
と並列に接続されるものであり、このことによりアクテ
ィブマトリクス液晶表示装置の画質が向上する。図中に
おいて、電荷はSiN、あるいはＳｉＮ／ｉ間で保持され
る。
【００２１】図８は図２で示した製作手順でＴＦＴを形
成した場合の第２実施例の平面構造である。図中におい
て、１０はドレイン電極、１１はソース電極(含む画素
電極)、１３はゲート電極、１２は真性半導体膜および
ゲート絶縁膜が存在する領域である。上記平面パターン
だと、少なくとも端子部以外のドレイン電極上には真性
半導体膜およびゲート絶縁膜が存在するので、ドレイン
電極とゲート電極とが短絡する確率は低減される。
成した場合の第２実施例の平面構造である。図中におい
て、１０はドレイン電極、１１はソース電極(含む画素
電極)、１３はゲート電極、１２は真性半導体膜および
ゲート絶縁膜が存在する領域である。上記平面パターン
だと、少なくとも端子部以外のドレイン電極上には真性
半導体膜およびゲート絶縁膜が存在するので、ドレイン
電極とゲート電極とが短絡する確率は低減される。
【００２２】図１１は図２で示した製作手順でＴＦＴを
形成した場合に、真性半導体膜に多結晶シリコンを用い
た場合の実施例である。真性半導体膜に非晶質シリコン
を用いた場合は、正スタガー構造の場合、バックライト
光は直接、真性半導体膜に入射するため、一般的には、
真性半導体膜厚を薄くする必要がある。しかしながら、
多結晶シリコンを真性半導体膜に用いた場合は、多結晶
シリコンは光感度が鈍いので、真性半導体膜厚を薄くす
る必要はない。よって、真性半導体膜厚の面内均一性は
緩和される。
形成した場合に、真性半導体膜に多結晶シリコンを用い
た場合の実施例である。真性半導体膜に非晶質シリコン
を用いた場合は、正スタガー構造の場合、バックライト
光は直接、真性半導体膜に入射するため、一般的には、
真性半導体膜厚を薄くする必要がある。しかしながら、
多結晶シリコンを真性半導体膜に用いた場合は、多結晶
シリコンは光感度が鈍いので、真性半導体膜厚を薄くす
る必要はない。よって、真性半導体膜厚の面内均一性は
緩和される。
【００２３】図９は本発明のＴＦＴを用いた場合のＴＦ
Ｔ−ＬＣＤ(Thin Film Transistor-Liquid Crystal Dis
play )の回路構成及びその駆動波形の実施例を示したも
のである。図中において、上図は４×４画素の回路構
成、下図は駆動波形を示したものである。ＶGK-1，
ＶGK，ＶGK+1はゲート電圧、ＶD1，ＶD2，ＶDKはドレイ
ン電圧、ＣLCは液晶容量，ＣSTGは蓄積容量，Ｖcomは対
向基板電圧，１Ｈは１走査線（ゲート線）の選択時間、
１／ｆF は１画面を構成するのに要する時間、ＶC1は対
向基板電圧のセンター電位、ＶC2はドレイン電圧のセン
ター電位である。
Ｔ−ＬＣＤ(Thin Film Transistor-Liquid Crystal Dis
play )の回路構成及びその駆動波形の実施例を示したも
のである。図中において、上図は４×４画素の回路構
成、下図は駆動波形を示したものである。ＶGK-1，
ＶGK，ＶGK+1はゲート電圧、ＶD1，ＶD2，ＶDKはドレイ
ン電圧、ＣLCは液晶容量，ＣSTGは蓄積容量，Ｖcomは対
向基板電圧，１Ｈは１走査線（ゲート線）の選択時間、
１／ｆF は１画面を構成するのに要する時間、ＶC1は対
向基板電圧のセンター電位、ＶC2はドレイン電圧のセン
ター電位である。
【００２４】図１０は本発明のＴＦＴを用いた場合のＴ
ＦＴ−ＬＣＤのシステム構成の実施例を示したものであ
る。図中に示すように、ＴＦＴ−ＬＣＤ基板２０には走
査側ドライバ２１，信号側ドライバ２２、及びＶcom 交
流回路２３が接続されており、１／ｎＨ表示信号極性反
転回路（ｎ≧１）２４は信号側ドライバ２２に接続され
ており、画像信号源２５は１／ｎＨ表示信号極性反転回
路（ｎ≧１）２４に接続され、これらはコントローラ２
６によって制御される。
ＦＴ−ＬＣＤのシステム構成の実施例を示したものであ
る。図中に示すように、ＴＦＴ−ＬＣＤ基板２０には走
査側ドライバ２１，信号側ドライバ２２、及びＶcom 交
流回路２３が接続されており、１／ｎＨ表示信号極性反
転回路（ｎ≧１）２４は信号側ドライバ２２に接続され
ており、画像信号源２５は１／ｎＨ表示信号極性反転回
路（ｎ≧１）２４に接続され、これらはコントローラ２
６によって制御される。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
によれば陽極酸化によるアルミナ膜を使用せずにＡｌの
ヒロックが抑えられ、３マスクでＴＦＴ基板が製作でき
る。よって、高信頼性で工程数短縮されたアクティブマ
トリクス液晶表示装置が提供できる。特に、本発明は大
面積・高精細を有するアクティブマトリクス液晶表示装
置において効果がある。
によれば陽極酸化によるアルミナ膜を使用せずにＡｌの
ヒロックが抑えられ、３マスクでＴＦＴ基板が製作でき
る。よって、高信頼性で工程数短縮されたアクティブマ
トリクス液晶表示装置が提供できる。特に、本発明は大
面積・高精細を有するアクティブマトリクス液晶表示装
置において効果がある。
【図１】本発明のＴＦＴの断面構造を示した図である。
【図２】本発明のＴＦＴの製作手順（平面構造）を示す
図である。
図である。
【図３】本発明のＴＦＴの平面及び断面構造を示す図で
ある。
ある。
【図４】従来のＴＦＴの平面パターンその１を示す図で
ある。
ある。
【図５】従来のＴＦＴの平面パターンその２を示す図で
ある。
ある。
【図６】本発明を用いた場合のドレイン及びゲート側端
子部の断面構造図である。
子部の断面構造図である。
【図７】本発明を用いた場合の蓄積容量部の断面構造図
である。
である。
【図８】本発明の第２実施例の平面構造図である。
【図９】本発明のＴＦＴを用いた場合のＴＦＴ−ＬＣＤ
の回路構成及びその駆動波形を示す図である。
の回路構成及びその駆動波形を示す図である。
【図１０】本発明のＴＦＴを用いた場合のＴＦＴ−ＬＣ
Ｄのシステム構成図である。
Ｄのシステム構成図である。
【図１１】本発明のＴＦＴの真性半導体膜に多結晶シリ
コンを用いた実施例を示す図である。
コンを用いた実施例を示す図である。
【図１２】ＳｉＮ／ｉ層を堆積中にＡｌのヒロックが発
生する様子を模式的に示した図である。
生する様子を模式的に示した図である。
【図１３】従来のＴＦＴの断面構造図である。
１…ガラス基板、２…ＩＴＯ(Indium Tin Oxide)、３…
Ｔａ（ソース／ドレイン電極）、４…ｎ＋層（外因性半
導体膜）、５…真性半導体膜、６…ＳｉＮ膜（窒化シリ
コン膜）、７…Ｔａ（ゲート電極）、８…Ａｌ（ゲート
電極）、９…有機保護膜、１０…ドレイン電極パター
ン、１１…ソース電極パターン（含む画素電極パター
ン）、１２…真性半導体膜およびゲート絶縁膜が存在す
る領域、１３…ゲート電極、１４…ドレイン電極の補助
配線パターン、poly−Ｓｉ…多結晶シリコン、２０…Ｔ
ＦＴ−ＬＣＤ基板、２１…走査側ドライバ、２２…信号
側ドライバ、２３…Ｖcom 交流回路、２４…１／ｎＨ表
示信号極性反転回路（ｎ≧１）、２５…画像信号源、２
６…コントローラ、３０…画素電極（ソース電極の一
部）。
Ｔａ（ソース／ドレイン電極）、４…ｎ＋層（外因性半
導体膜）、５…真性半導体膜、６…ＳｉＮ膜（窒化シリ
コン膜）、７…Ｔａ（ゲート電極）、８…Ａｌ（ゲート
電極）、９…有機保護膜、１０…ドレイン電極パター
ン、１１…ソース電極パターン（含む画素電極パター
ン）、１２…真性半導体膜およびゲート絶縁膜が存在す
る領域、１３…ゲート電極、１４…ドレイン電極の補助
配線パターン、poly−Ｓｉ…多結晶シリコン、２０…Ｔ
ＦＴ−ＬＣＤ基板、２１…走査側ドライバ、２２…信号
側ドライバ、２３…Ｖcom 交流回路、２４…１／ｎＨ表
示信号極性反転回路（ｎ≧１）、２５…画像信号源、２
６…コントローラ、３０…画素電極（ソース電極の一
部）。
Claims (5)
- 【請求項１】薄膜トランジスタを用いたアクティブマト
リクス液晶表示装置において、薄膜トランジスタのデバ
イス構造は正スタガーであり、半導体膜／ゲート絶縁膜
堆積前にはＡｌを用いず、少なくともゲート材料にはＡ
ｌを用い、薄膜トランジスタの保護膜には有機膜を用い
ることを特徴とするアクティブマトリクス液晶表示装
置。 - 【請求項２】請求項１記載のアクティブマトリクス液晶
表示装置において、保護膜の堆積温度は２００℃以下で
あることを特徴とするアクティブマトリクス液晶表示装
置。 - 【請求項３】請求項１又は２記載のアクティブマトリク
ス液晶表示装置において、一括エッチングされた真性半
導体膜／ゲート絶縁膜は少なくともゲート線直下にあ
り、外部からの表示信号を伝送するドレイン線は、ゲー
ト線直下にあるソース電極の両側を挾みこむように配置
される平面構造になっていることを特徴とするアクティ
ブマトリクス液晶表示装置。 - 【請求項４】請求項１又は２記載のアクティブマトリク
ス液晶表示装置において、一括エッチングされた真性半
導体膜／ゲート絶縁膜は少なくともゲート線直下および
ドレイン線直上にあり、外部からの表示信号を伝送する
ドレイン線は、ゲート線直下にあるソース電極の両側を
挾みこむように配置される平面構造になっていることを
特徴とするアクティブマトリクス液晶表示装置。 - 【請求項５】請求項１，２，３又は４記載の薄膜トラン
ジスタに用いられる真性半導体膜は多結晶シリコンであ
ることを特徴とするアクティブマトリクス液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19372292A JPH0635003A (ja) | 1992-07-21 | 1992-07-21 | アクティブマトリクス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19372292A JPH0635003A (ja) | 1992-07-21 | 1992-07-21 | アクティブマトリクス液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635003A true JPH0635003A (ja) | 1994-02-10 |
Family
ID=16312712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19372292A Pending JPH0635003A (ja) | 1992-07-21 | 1992-07-21 | アクティブマトリクス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116161A (ja) * | 1995-10-18 | 1997-05-02 | Seiko Epson Corp | 薄膜半導体装置およびその製造方法 |
| KR100398590B1 (ko) * | 2001-05-17 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| JP2008129574A (ja) * | 2006-11-17 | 2008-06-05 | Samsung Electronics Co Ltd | ディスプレイ装置 |
-
1992
- 1992-07-21 JP JP19372292A patent/JPH0635003A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116161A (ja) * | 1995-10-18 | 1997-05-02 | Seiko Epson Corp | 薄膜半導体装置およびその製造方法 |
| KR100398590B1 (ko) * | 2001-05-17 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| JP2008129574A (ja) * | 2006-11-17 | 2008-06-05 | Samsung Electronics Co Ltd | ディスプレイ装置 |
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