JPH06350413A - Ｍｏｓ電圧比較器 - Google Patents
Ｍｏｓ電圧比較器Info
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- JPH06350413A JPH06350413A JP14048493A JP14048493A JPH06350413A JP H06350413 A JPH06350413 A JP H06350413A JP 14048493 A JP14048493 A JP 14048493A JP 14048493 A JP14048493 A JP 14048493A JP H06350413 A JPH06350413 A JP H06350413A
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- Japan
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- mos
- transistors
- gate
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Abstract
(57)【要約】
【目的】高速で動作し、かつ入力オフセット電圧の小さ
いＭＯＳ電圧比較器を提供すること。 【構成】互いに差動型に接続されゲートを差動入力端と
するＴｒ．Ｍ１，Ｍ２、互いにカレントミラー接続され
た負荷用のＴｒ．Ｍ３，Ｍ４、を有する第一差動増幅段
と、互いに差動型に接続されゲートに比較される２つの
アナログ電圧が入力されドレインがＴｒ．Ｍ１，Ｍ２の
ゲートに接続されＴｒ．Ｍ１，Ｍ２よりも素子寸法の大
きいＴｒ．Ｍ５，Ｍ６、それぞれダイオード接続されＴ
ｒ．Ｍ３，Ｍ４よりも素子寸法の大きいた負荷用のＴ
ｒ．Ｍ７，Ｍ８、を有する第二差動増幅段と、２つのア
ナログ電圧の大小に応じてハイまたはローを出力する出
力段と、を具備することを特徴とする。
いＭＯＳ電圧比較器を提供すること。 【構成】互いに差動型に接続されゲートを差動入力端と
するＴｒ．Ｍ１，Ｍ２、互いにカレントミラー接続され
た負荷用のＴｒ．Ｍ３，Ｍ４、を有する第一差動増幅段
と、互いに差動型に接続されゲートに比較される２つの
アナログ電圧が入力されドレインがＴｒ．Ｍ１，Ｍ２の
ゲートに接続されＴｒ．Ｍ１，Ｍ２よりも素子寸法の大
きいＴｒ．Ｍ５，Ｍ６、それぞれダイオード接続されＴ
ｒ．Ｍ３，Ｍ４よりも素子寸法の大きいた負荷用のＴ
ｒ．Ｍ７，Ｍ８、を有する第二差動増幅段と、２つのア
ナログ電圧の大小に応じてハイまたはローを出力する出
力段と、を具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電圧比較器の特
性の改善に関するものである。
性の改善に関するものである。
【０００２】
【従来の技術】電圧比較器は２つのアナログ入力電圧の
大小を比較して、その判定結果をハイかローで出力する
ものである。
大小を比較して、その判定結果をハイかローで出力する
ものである。
【０００３】図３は、集積回路として同一半導体基板上
に形成された従来のＭＯＳ電圧比較器の回路図である。
また、使用されているトランジスタは全てエンハンスメ
ント型のＭＯＳトランジスタである。図３において、Ｍ
ＯＳ電圧比較器は、第一差動増幅段１０と出力段３０と
で構成されている。
に形成された従来のＭＯＳ電圧比較器の回路図である。
また、使用されているトランジスタは全てエンハンスメ
ント型のＭＯＳトランジスタである。図３において、Ｍ
ＯＳ電圧比較器は、第一差動増幅段１０と出力段３０と
で構成されている。
【０００４】Ｐチャネル型のトランジスタＭ１０，Ｍ１
１，Ｍ１２のソースには電源電圧Ｖ DDが供給され、ゲー
トとドレインが互いに接続されたトランジスタＭ１２に
は定電流Ｉbiasが供給されている。
１，Ｍ１２のソースには電源電圧Ｖ DDが供給され、ゲー
トとドレインが互いに接続されたトランジスタＭ１２に
は定電流Ｉbiasが供給されている。
【０００５】そして、トランジスタＭ１０，Ｍ１１はそ
れぞれトランジスタＭ１２とカレントミラー接続され、
トランジスタＭ１０，Ｍ１１には、トランジスタＭ１
０，Ｍ１１，Ｍ１２のゲート長、ゲート幅の比に対応し
て定電流Ｉbiasに比例する定電流が流されることとなっ
ている。
れぞれトランジスタＭ１２とカレントミラー接続され、
トランジスタＭ１０，Ｍ１１には、トランジスタＭ１
０，Ｍ１１，Ｍ１２のゲート長、ゲート幅の比に対応し
て定電流Ｉbiasに比例する定電流が流されることとなっ
ている。
【０００６】そして、Ｐチャネル型のトランジスタＭ
１，Ｍ２は差動型に接続され、互いに接続されたソース
はトランジスタＭ１１のドレインに接続され、ゲートに
はそれぞれ比較されるべき２つの電圧Ｖ-，Ｖ+が入力さ
れる。
１，Ｍ２は差動型に接続され、互いに接続されたソース
はトランジスタＭ１１のドレインに接続され、ゲートに
はそれぞれ比較されるべき２つの電圧Ｖ-，Ｖ+が入力さ
れる。
【０００７】そして、トランジスタＭ１，Ｍ２のドレイ
ンは、それぞれＮチャネル型で能動負荷として互いにカ
レントミラー接続されたトランジスタＭ３，Ｍ４を介し
て基準電圧ＶSSに接続されている。このように、トラン
ジスタＭ１〜Ｍ４，Ｍ１１で第一差動増幅段１０が構成
されている。
ンは、それぞれＮチャネル型で能動負荷として互いにカ
レントミラー接続されたトランジスタＭ３，Ｍ４を介し
て基準電圧ＶSSに接続されている。このように、トラン
ジスタＭ１〜Ｍ４，Ｍ１１で第一差動増幅段１０が構成
されている。
【０００８】そして、出力段３０はドレインが互いに接
続されたトランジスタＭ９とトランジスタＭ１０とで構
成され、そのドレイン共通接続点には出力端子ＶOUTが
接続され、トランジスタＭ９のゲートはトランジスタＭ
２とトランジスタＭ４のドレイン共通接続点に接続さ
れ、ソースは基準電圧ＶSSに接続されている。
続されたトランジスタＭ９とトランジスタＭ１０とで構
成され、そのドレイン共通接続点には出力端子ＶOUTが
接続され、トランジスタＭ９のゲートはトランジスタＭ
２とトランジスタＭ４のドレイン共通接続点に接続さ
れ、ソースは基準電圧ＶSSに接続されている。
【０００９】次に、図３に示すＭＯＳ電圧比較器の動作
を説明する。Ｖ-＞Ｖ+になった場合は、トランジスタＭ
２のゲートソース間電圧がトランジスタＭ１のそれより
も大きくなり、トランジスタＭ２のドレイン電流が増加
する。従って、トランジスタＭ４のソースドレイン間電
圧、即ち、トランジスタＭ９のゲートソース間電圧が増
加し、トランジスタＭ９のドレイン電流が増加するの
で、出力電圧は基準電圧ＶSS付近（ロー）となる。
を説明する。Ｖ-＞Ｖ+になった場合は、トランジスタＭ
２のゲートソース間電圧がトランジスタＭ１のそれより
も大きくなり、トランジスタＭ２のドレイン電流が増加
する。従って、トランジスタＭ４のソースドレイン間電
圧、即ち、トランジスタＭ９のゲートソース間電圧が増
加し、トランジスタＭ９のドレイン電流が増加するの
で、出力電圧は基準電圧ＶSS付近（ロー）となる。
【００１０】Ｖ-＜Ｖ+になった場合は、トランジスタＭ
２のゲートソース間電圧がトランジスタＭ１のそれより
も小さくなり、トランジスタＭ２のドレイン電流が減少
する。従って、トランジスタＭ４のソースドレイン間電
圧、即ち、トランジスタＭ９のゲートソース間電圧が減
少し、トランジスタＭ９のドレイン電流が減少するの
で、出力電圧は電源電圧ＶDD付近（ハイ）となる。
２のゲートソース間電圧がトランジスタＭ１のそれより
も小さくなり、トランジスタＭ２のドレイン電流が減少
する。従って、トランジスタＭ４のソースドレイン間電
圧、即ち、トランジスタＭ９のゲートソース間電圧が減
少し、トランジスタＭ９のドレイン電流が減少するの
で、出力電圧は電源電圧ＶDD付近（ハイ）となる。
【００１１】そして、トランジスタＭ１〜Ｍ４、Ｍ９〜
Ｍ１２の素子寸法を例えば図４に示す通りとし、Ｉbias
＝２５μＡとした場合、ＭＯＳ電圧比較器の入力オフセ
ット電圧は約３ｍＶで、伝搬遅延時間は約０．４μｓｅ
ｃとなっていた。
Ｍ１２の素子寸法を例えば図４に示す通りとし、Ｉbias
＝２５μＡとした場合、ＭＯＳ電圧比較器の入力オフセ
ット電圧は約３ｍＶで、伝搬遅延時間は約０．４μｓｅ
ｃとなっていた。
【００１２】
【発明が解決しようとする課題】このような従来のＭＯ
Ｓ電圧比較器にあっては、入力オフセット電圧は低く、
伝搬遅延時間は短かい、ことが望まれる。そして、入力
オフセット電圧は、トランジスタＭ１〜Ｍ４の素子寸法
の仕上がりの精度を良くすること、即ち、これらのゲー
ト長、ゲート幅を大きくすることによって改善される。
しかし、伝搬遅延時間は、トランジスタＭ１〜Ｍ４のゲ
ート長、ゲート幅を小さくすることによって改善される
ので、入力オフセット電圧と伝搬遅延時間は両者トレー
ドオフの関係を持っていた。例えば、図４に示したトラ
ンジスタＭ１〜Ｍ４の素子寸法をゲート長、ゲート幅を
それぞれ４倍にした場合、入力オフセット電圧は約２ｍ
Ｖと改善されるが、伝搬遅延時間は約２μｓｅｃと大き
くなってしまう。このように、高速で動作し、かつ入力
オフセット電圧の小さいＭＯＳ電圧比較器を実現するこ
とは難しいという問題があった。
Ｓ電圧比較器にあっては、入力オフセット電圧は低く、
伝搬遅延時間は短かい、ことが望まれる。そして、入力
オフセット電圧は、トランジスタＭ１〜Ｍ４の素子寸法
の仕上がりの精度を良くすること、即ち、これらのゲー
ト長、ゲート幅を大きくすることによって改善される。
しかし、伝搬遅延時間は、トランジスタＭ１〜Ｍ４のゲ
ート長、ゲート幅を小さくすることによって改善される
ので、入力オフセット電圧と伝搬遅延時間は両者トレー
ドオフの関係を持っていた。例えば、図４に示したトラ
ンジスタＭ１〜Ｍ４の素子寸法をゲート長、ゲート幅を
それぞれ４倍にした場合、入力オフセット電圧は約２ｍ
Ｖと改善されるが、伝搬遅延時間は約２μｓｅｃと大き
くなってしまう。このように、高速で動作し、かつ入力
オフセット電圧の小さいＭＯＳ電圧比較器を実現するこ
とは難しいという問題があった。
【００１３】本発明は、従来の有するこのような問題点
に鑑みてなされたものであり、その目的とするところ
は、高速で動作し、かつ入力オフセット電圧の小さいＭ
ＯＳ電圧比較器を提供することである。
に鑑みてなされたものであり、その目的とするところ
は、高速で動作し、かつ入力オフセット電圧の小さいＭ
ＯＳ電圧比較器を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、互いに差動型に接続されソースに定電流
が供給されゲートを差動入力端とするＭＯＳトランジス
タＭ１，Ｍ２、互いにカレントミラー接続されそれぞれ
のソースが共通電位に接続されドレインが前記ＭＯＳト
ランジスタＭ１，Ｍ２のドレインにそれぞれ接続される
負荷用のＭＯＳトランジスタＭ３，Ｍ４、を有する第一
差動増幅段と、互いに差動型に接続されソースに定電流
が供給されゲートに比較される２つのアナログ電圧が入
力されドレインが前記ＭＯＳトランジスタＭ１，Ｍ２の
ゲートに接続され前記ＭＯＳトランジスタＭ１，Ｍ２よ
りも素子寸法の大きなＭＯＳトランジスタＭ５，Ｍ６、
それぞれダイオード接続されドレインが前記ＭＯＳトラ
ンジスタＭ５，Ｍ６のドレインにそれぞれ接続され前記
ＭＯＳトランジスタＭ３，Ｍ４よりも素子寸法の大きな
負荷用のＭＯＳトランジスタＭ７，Ｍ８、より構成さ
れ、所望の電圧利得を有する第二差動増幅段と、ドレイ
ンに定電流が供給されると共に出力端子が接続されゲー
トが前記トランジスタＭ２，Ｍ４のドレイン共通点に接
続されソースが共通電位に接続されるトランジスタＭ９
を有し、前記２つのアナログ電圧の大小に応じてハイま
たはローを出力する出力段と、を具備することを特徴と
するＭＯＳ電圧比較器である。
に、本発明は、互いに差動型に接続されソースに定電流
が供給されゲートを差動入力端とするＭＯＳトランジス
タＭ１，Ｍ２、互いにカレントミラー接続されそれぞれ
のソースが共通電位に接続されドレインが前記ＭＯＳト
ランジスタＭ１，Ｍ２のドレインにそれぞれ接続される
負荷用のＭＯＳトランジスタＭ３，Ｍ４、を有する第一
差動増幅段と、互いに差動型に接続されソースに定電流
が供給されゲートに比較される２つのアナログ電圧が入
力されドレインが前記ＭＯＳトランジスタＭ１，Ｍ２の
ゲートに接続され前記ＭＯＳトランジスタＭ１，Ｍ２よ
りも素子寸法の大きなＭＯＳトランジスタＭ５，Ｍ６、
それぞれダイオード接続されドレインが前記ＭＯＳトラ
ンジスタＭ５，Ｍ６のドレインにそれぞれ接続され前記
ＭＯＳトランジスタＭ３，Ｍ４よりも素子寸法の大きな
負荷用のＭＯＳトランジスタＭ７，Ｍ８、より構成さ
れ、所望の電圧利得を有する第二差動増幅段と、ドレイ
ンに定電流が供給されると共に出力端子が接続されゲー
トが前記トランジスタＭ２，Ｍ４のドレイン共通点に接
続されソースが共通電位に接続されるトランジスタＭ９
を有し、前記２つのアナログ電圧の大小に応じてハイま
たはローを出力する出力段と、を具備することを特徴と
するＭＯＳ電圧比較器である。
【００１５】
【作用】このような本発明では、第二差動増幅段は第一
差動増幅段で発生する入力オフセット電圧を入力換算で
減少させると共に、第一差動増幅段への入力を急峻にし
てＭＯＳ電圧比較器全体の伝搬遅延時間を増加させな
い。
差動増幅段で発生する入力オフセット電圧を入力換算で
減少させると共に、第一差動増幅段への入力を急峻にし
てＭＯＳ電圧比較器全体の伝搬遅延時間を増加させな
い。
【００１６】
【実施例】次に、本発明の実施例について図面を用いて
説明する。尚、以下の図面において、図３と重複する部
分は同一番号を付してその説明は適宜に省略する。
説明する。尚、以下の図面において、図３と重複する部
分は同一番号を付してその説明は適宜に省略する。
【００１７】図１は本発明の一実施例を示すＭＯＳ電圧
比較器の回路図である。図１において、ＭＯＳ電圧比較
器は、図３に示したＭＯＳ電圧比較器の第一差動増幅段
１０の前段にトラジスタＭ５〜Ｍ８，Ｍ１３からなる第
二差動増幅段２０を設けて構成されている。
比較器の回路図である。図１において、ＭＯＳ電圧比較
器は、図３に示したＭＯＳ電圧比較器の第一差動増幅段
１０の前段にトラジスタＭ５〜Ｍ８，Ｍ１３からなる第
二差動増幅段２０を設けて構成されている。
【００１８】Ｐチャネル型のトランジスタＭ１３のソー
スには電源電圧ＶDDが供給され、トランジスタＭ１２と
カレントミラー接続されている。従って、トランジスタ
Ｍ１３には、トランジスタＭ１３のゲート長、ゲート幅
の比に対応して定電流Ｉbiasに比例する定電流が流され
ることとなっている。
スには電源電圧ＶDDが供給され、トランジスタＭ１２と
カレントミラー接続されている。従って、トランジスタ
Ｍ１３には、トランジスタＭ１３のゲート長、ゲート幅
の比に対応して定電流Ｉbiasに比例する定電流が流され
ることとなっている。
【００１９】そして、Ｐチャネル型のトランジスタＭ
５，Ｍ６は差動型に接続され、互いに接続されたソース
はトランジスタＭ１３のドレインに接続され、ゲートに
はそれぞれ比較されるべき２つのアナログ電圧Ｖ-，Ｖ+
が入力される。
５，Ｍ６は差動型に接続され、互いに接続されたソース
はトランジスタＭ１３のドレインに接続され、ゲートに
はそれぞれ比較されるべき２つのアナログ電圧Ｖ-，Ｖ+
が入力される。
【００２０】そして、Ｐチャネル型のトランジスタＭ
７，Ｍ８はゲートとドレインがダイオード接続されると
共に基準電圧ＶSSに接続され、ドレインはそれぞれトラ
ンジスタＭ５，Ｍ６のドレインに接続され、トランジス
タＭ５，Ｍ６に対する負荷として機能している。
７，Ｍ８はゲートとドレインがダイオード接続されると
共に基準電圧ＶSSに接続され、ドレインはそれぞれトラ
ンジスタＭ５，Ｍ６のドレインに接続され、トランジス
タＭ５，Ｍ６に対する負荷として機能している。
【００２１】そして、トランジスタＭ５のドレインはト
ランジスタＭ２のゲートに接続され、トランジスタＭ６
のドレインはトランジスタＭ１のゲートに接続され、第
二差動増幅段２０の出力が第一差動増幅段１０の差動入
力となっている。
ランジスタＭ２のゲートに接続され、トランジスタＭ６
のドレインはトランジスタＭ１のゲートに接続され、第
二差動増幅段２０の出力が第一差動増幅段１０の差動入
力となっている。
【００２２】次に、図１に示すＭＯＳ電圧比較器の動作
を説明する。Ｖ-＞Ｖ+になった場合は、トランジスタＭ
６のゲートソース間電圧がトランジスタＭ５のそれより
も大きくなり、トランジスタＭ６のドレイン電流が増加
するので、トランジスタＭ１のゲート入力がハイとなり
トランジスタＭ２のゲート入力がローとなる。以下の動
作は従来例と同様で、出力電圧は基準電圧ＶSS付近（ロ
ー）となる。
を説明する。Ｖ-＞Ｖ+になった場合は、トランジスタＭ
６のゲートソース間電圧がトランジスタＭ５のそれより
も大きくなり、トランジスタＭ６のドレイン電流が増加
するので、トランジスタＭ１のゲート入力がハイとなり
トランジスタＭ２のゲート入力がローとなる。以下の動
作は従来例と同様で、出力電圧は基準電圧ＶSS付近（ロ
ー）となる。
【００２３】Ｖ-＜Ｖ+になった場合は、トランジスタＭ
６のゲートソース間電圧がトランジスタＭ５のそれより
も小さくなり、トランジスタＭ６のドレイン電流が減少
するので、トランジスタＭ１のゲート入力がローとなり
トランジスタＭ２のゲート入力がハイとなる。以下の動
作は従来例と同様で、出力電圧は電源電圧ＶDD付近（ハ
イ）となる。
６のゲートソース間電圧がトランジスタＭ５のそれより
も小さくなり、トランジスタＭ６のドレイン電流が減少
するので、トランジスタＭ１のゲート入力がローとなり
トランジスタＭ２のゲート入力がハイとなる。以下の動
作は従来例と同様で、出力電圧は電源電圧ＶDD付近（ハ
イ）となる。
【００２４】そして、トランジスタＭ１〜Ｍ４の素子寸
法を例えば図４に示したＭＯＳ電圧比較器と同等にし、
トランジスタＭ５〜Ｍ８の素子寸法を例えば図２に示す
通りにトランジスタＭ１〜Ｍ４より大きくした場合、第
二差動増幅段２０での入力オフセット電圧は第一差動増
幅段１０でのそれよりも小さくなる。
法を例えば図４に示したＭＯＳ電圧比較器と同等にし、
トランジスタＭ５〜Ｍ８の素子寸法を例えば図２に示す
通りにトランジスタＭ１〜Ｍ４より大きくした場合、第
二差動増幅段２０での入力オフセット電圧は第一差動増
幅段１０でのそれよりも小さくなる。
【００２５】また、この場合、第二差動増幅段２０の電
圧利得ＡVは次式（１）で算出され、ＡV＝５となってい
る。 ＡV=｛（Ｗ／Ｌ）5／（Ｗ／Ｌ）7｝1/2 （１） （Ｗ／Ｌ）5：トランジスタＭ５のゲート幅／ゲート長 （Ｗ／Ｌ）7：トランジスタＭ７のゲート幅／ゲート長
圧利得ＡVは次式（１）で算出され、ＡV＝５となってい
る。 ＡV=｛（Ｗ／Ｌ）5／（Ｗ／Ｌ）7｝1/2 （１） （Ｗ／Ｌ）5：トランジスタＭ５のゲート幅／ゲート長 （Ｗ／Ｌ）7：トランジスタＭ７のゲート幅／ゲート長
【００２６】このようなＭＯＳ電圧比較器で、Ｉbias＝
２５μＡとした場合、第一差動増幅段１０の前段に設け
られた第二差動増幅段２０で約０．１μｓｅｃの伝搬遅
延が生じるが、第二差動増幅段２０に５倍の電圧利得を
持たせたことによって第一差動増幅器１０への入力が急
峻になるので、第二差動増幅器２０で増加した約０．１
μｓｅｃの伝搬遅延は吸収され、ＭＯＳ電圧比較器全体
の伝搬遅延時間は、従来と同等の約０．４μｓｅｃとな
る。
２５μＡとした場合、第一差動増幅段１０の前段に設け
られた第二差動増幅段２０で約０．１μｓｅｃの伝搬遅
延が生じるが、第二差動増幅段２０に５倍の電圧利得を
持たせたことによって第一差動増幅器１０への入力が急
峻になるので、第二差動増幅器２０で増加した約０．１
μｓｅｃの伝搬遅延は吸収され、ＭＯＳ電圧比較器全体
の伝搬遅延時間は、従来と同等の約０．４μｓｅｃとな
る。
【００２７】また、第二差動増幅段２０に入力される２
つのアナログ電圧Ｖ-，Ｖ+は、第二差動増幅器２０で５
倍に増幅されて第一差動増幅段１０に入力されるので、
第二差動増幅段２０への入力電圧を基準にして第一差動
増幅段１０で生じるオフセット電圧を換算すれば、その
大きさは従来の１／５とみなされることとなり、ＭＯＳ
電圧比較器全体としての入力オフセット電圧は、約２ｍ
Ｖと従来に比べて小さくなる。
つのアナログ電圧Ｖ-，Ｖ+は、第二差動増幅器２０で５
倍に増幅されて第一差動増幅段１０に入力されるので、
第二差動増幅段２０への入力電圧を基準にして第一差動
増幅段１０で生じるオフセット電圧を換算すれば、その
大きさは従来の１／５とみなされることとなり、ＭＯＳ
電圧比較器全体としての入力オフセット電圧は、約２ｍ
Ｖと従来に比べて小さくなる。
【００２８】このように、第一差動増幅段１０の前段に
入力オフセット電圧の小さい第二差動増幅段２０を設け
ることにより、ＭＯＳ電圧比較器全体の伝搬遅延時間を
大きくしないことと、入力オフセット電圧を減少させる
ことを共に実現させることができる。
入力オフセット電圧の小さい第二差動増幅段２０を設け
ることにより、ＭＯＳ電圧比較器全体の伝搬遅延時間を
大きくしないことと、入力オフセット電圧を減少させる
ことを共に実現させることができる。
【００２９】また、このようなＭＯＳ電圧比較器におい
ては、ダイオード接続されたトランジスタＭ７，Ｍ８は
Ｎｃｈトランジスタによっても実現可能である。
ては、ダイオード接続されたトランジスタＭ７，Ｍ８は
Ｎｃｈトランジスタによっても実現可能である。
【００３０】また、本発明においてはＣＭＯＳトランジ
スタを用いたＭＯＳ電圧比較器について説明したが、Ｎ
ＭＯＳトランジスタ、或いはＰＭＯＳトランジスタを用
いても本発明によるＭＯＳ電圧比較器を実現させること
ができる。
スタを用いたＭＯＳ電圧比較器について説明したが、Ｎ
ＭＯＳトランジスタ、或いはＰＭＯＳトランジスタを用
いても本発明によるＭＯＳ電圧比較器を実現させること
ができる。
【００３１】
【発明の効果】本発明は、以上説明したようにＭＯＳ電
圧比較器を構成する第一差動増幅段の前段に、第一差動
増幅段を構成するＭＯＳトランジスタよりも素子寸法の
大きいＭＯＳトランジスタからなり、所望の電圧利得を
有する第二差動増幅段を設けたように構成されているの
で、高速で動作し、かつ全体として入力オフセット電圧
の小さいＭＯＳ電圧比較器を提供することができる。
圧比較器を構成する第一差動増幅段の前段に、第一差動
増幅段を構成するＭＯＳトランジスタよりも素子寸法の
大きいＭＯＳトランジスタからなり、所望の電圧利得を
有する第二差動増幅段を設けたように構成されているの
で、高速で動作し、かつ全体として入力オフセット電圧
の小さいＭＯＳ電圧比較器を提供することができる。
【図１】本発明の一実施例を示すＭＯＳ電圧比較器の回
路図である。
路図である。
【図２】図１に示すＭＯＳ電圧比較器を構成するトラン
ジスタの素子寸法を示す図である。
ジスタの素子寸法を示す図である。
【図３】従来のＭＯＳ電圧比較器の回路図である。
【図４】図２に示すＭＯＳ電圧比較器を構成するトラン
ジスタの素子寸法を示す図である。
ジスタの素子寸法を示す図である。
１０ 第一差動増幅段 ２０ 第二差動増幅段 ３０ 出力段 Ｍ１〜Ｍ１３ ＭＯＳトランジスタ Ｖｓｓ 基準電圧 ＶDD 電源電圧 Ｉbias 定電流
Claims (1)
- 【請求項１】互いに差動型に接続されソースに定電流が
供給されゲートを差動入力端とするＭＯＳトランジスタ
Ｍ１，Ｍ２、互いにカレントミラー接続されそれぞれの
ソースが共通電位に接続されドレインが前記ＭＯＳトラ
ンジスタＭ１，Ｍ２のドレインにそれぞれ接続される負
荷用のＭＯＳトランジスタＭ３，Ｍ４、を有する第一差
動増幅段と、 互いに差動型に接続されソースに定電流が供給されゲー
トに比較される２つのアナログ電圧が入力されドレイン
が前記ＭＯＳトランジスタＭ１，Ｍ２のゲートに接続さ
れ前記ＭＯＳトランジスタＭ１，Ｍ２よりも素子寸法の
大きなＭＯＳトランジスタＭ５，Ｍ６、それぞれダイオ
ード接続されドレインが前記ＭＯＳトランジスタＭ５，
Ｍ６のドレインにそれぞれ接続され前記ＭＯＳトランジ
スタＭ３，Ｍ４よりも素子寸法の大きな負荷用のＭＯＳ
トランジスタＭ７，Ｍ８、より構成され、所望の電圧利
得を有する第二差動増幅段と、 ドレインに定電流が供給されると共に出力端子が接続さ
れゲートが前記トランジスタＭ２，Ｍ４のドレイン共通
点に接続されソースが共通電位に接続されるトランジス
タＭ９を有し、前記２つのアナログ電圧の大小に応じて
ハイまたはローを出力する出力段と、 を具備することを特徴とするＭＯＳ電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14048493A JPH06350413A (ja) | 1993-06-11 | 1993-06-11 | Ｍｏｓ電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14048493A JPH06350413A (ja) | 1993-06-11 | 1993-06-11 | Ｍｏｓ電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350413A true JPH06350413A (ja) | 1994-12-22 |
Family
ID=15269681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14048493A Pending JPH06350413A (ja) | 1993-06-11 | 1993-06-11 | Ｍｏｓ電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350413A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107134989A (zh) * | 2017-05-30 | 2017-09-05 | 长沙方星腾电子科技有限公司 | 一种比较器电路 |
-
1993
- 1993-06-11 JP JP14048493A patent/JPH06350413A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107134989A (zh) * | 2017-05-30 | 2017-09-05 | 长沙方星腾电子科技有限公司 | 一种比较器电路 |
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