JPH0635276Y2 - 表示用ｒａｍクリア信号発生回路 - Google Patents
表示用ｒａｍクリア信号発生回路Info
- Publication number
- JPH0635276Y2 JPH0635276Y2 JP14579788U JP14579788U JPH0635276Y2 JP H0635276 Y2 JPH0635276 Y2 JP H0635276Y2 JP 14579788 U JP14579788 U JP 14579788U JP 14579788 U JP14579788 U JP 14579788U JP H0635276 Y2 JPH0635276 Y2 JP H0635276Y2
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- JP
- Japan
- Prior art keywords
- waveform
- display
- display ram
- clear signal
- ram
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Description
【考案の詳細な説明】 産業上の利用分野 本考案はテレビジョン受像機の表示画面上に受像機のコ
ントロール状態、即ち受信チャンネルや音量レベル等を
表示するための表示用ランダムアクセスメモリ（以下
「RAM」という）のクリア信号発生回路に関する。
ントロール状態、即ち受信チャンネルや音量レベル等を
表示するための表示用ランダムアクセスメモリ（以下
「RAM」という）のクリア信号発生回路に関する。
従来の技術 最近テレビジョン受像機は、高機能化が進みマイコン
（マイクロコンピュータ）制御によって表示画面上に受
像機の受信チャンネルとか音量レベル等のコントロール
状態を表示するものがある。
（マイクロコンピュータ）制御によって表示画面上に受
像機の受信チャンネルとか音量レベル等のコントロール
状態を表示するものがある。
この種の装置においては上記コントロール状態を表示す
るためのデータを記憶するRAMが用いられており、このR
AMの記憶内容はテレビジョン受像機の電源投入時に初期
状態に設定されなければならない。
るためのデータを記憶するRAMが用いられており、このR
AMの記憶内容はテレビジョン受像機の電源投入時に初期
状態に設定されなければならない。
第５図は表示用RAMクリア信号発生回路の従来例であ
り、第６図は第５図の回路における各部の信号波形図で
ある。
り、第６図は第５図の回路における各部の信号波形図で
ある。
第５図において抵抗R1，R2及びトランジスタQ1は波形成
形回路を構成し、INV1，INV2は夫々インバータ、FF1，F
F2は夫々Ｄ型フリップフロップ回路であり、これらのイ
ンバータINV1，INV2及びフリップフロップ回路FF1，FF2
は表示信号発生用IC1内にある。入力端子２に導かれる
第６図に示すような垂直走査信号VDrive（ｂ）は抵抗
R1，R2，トランジスタQ1より成る波形成形回路を通って
第６図の（ｃ）にsynとして示す如き波形に成形さ
れ、更にインバータINV1で反転した波形（ｄ）をＤ型フ
リップフロップ回路FF1及びFF2のクロック端子CLKに導
く。フリップフロップ回路FF1のデータ入力端子Ｄは電
源ラインVDDに接続されており、波形（ｅ）で示すよう
に電源の立ち上りと共に“H"になる。一方フリップフロ
ップ回路FF1，FF2のリセット端子Ｒには、例えば選局用
マイコンから電源立り上り時に波形（ａ）に示す如きAC
L信号が導かれる。従って電源投入直後には、フリップ
フロップ回路FF1，FF2のＱ端子の出力は波形（ｆ），
（ｇ）に示す如く“L"に設定される。フリップフロップ
回路FF1のＱ端子の出力は、端子CLKに導かれる波形
（ｄ）の最初の立ち上りで波形（ｆ）に示す如く“H"に
変化する。フリップフロップ回路FF1のＱ端子はフリッ
プフロップ回路FF2のＤ端子に接続されているので、波
形（ｄ）に示すクロックパルスの２回目の立り上りでフ
リップフロップ回路FF2のＱ端子は波形（ｇ）に示す如
く“H"に変化する。そして、この出力がインバータINV2
により反転され、波形（ｈ）に示す如き表示用RAMのク
リア信号を発生し、該クリア信号によって表示用RAMの
内容を電源の立ち上り時にリセットする。
形回路を構成し、INV1，INV2は夫々インバータ、FF1，F
F2は夫々Ｄ型フリップフロップ回路であり、これらのイ
ンバータINV1，INV2及びフリップフロップ回路FF1，FF2
は表示信号発生用IC1内にある。入力端子２に導かれる
第６図に示すような垂直走査信号VDrive（ｂ）は抵抗
R1，R2，トランジスタQ1より成る波形成形回路を通って
第６図の（ｃ）にsynとして示す如き波形に成形さ
れ、更にインバータINV1で反転した波形（ｄ）をＤ型フ
リップフロップ回路FF1及びFF2のクロック端子CLKに導
く。フリップフロップ回路FF1のデータ入力端子Ｄは電
源ラインVDDに接続されており、波形（ｅ）で示すよう
に電源の立ち上りと共に“H"になる。一方フリップフロ
ップ回路FF1，FF2のリセット端子Ｒには、例えば選局用
マイコンから電源立り上り時に波形（ａ）に示す如きAC
L信号が導かれる。従って電源投入直後には、フリップ
フロップ回路FF1，FF2のＱ端子の出力は波形（ｆ），
（ｇ）に示す如く“L"に設定される。フリップフロップ
回路FF1のＱ端子の出力は、端子CLKに導かれる波形
（ｄ）の最初の立ち上りで波形（ｆ）に示す如く“H"に
変化する。フリップフロップ回路FF1のＱ端子はフリッ
プフロップ回路FF2のＤ端子に接続されているので、波
形（ｄ）に示すクロックパルスの２回目の立り上りでフ
リップフロップ回路FF2のＱ端子は波形（ｇ）に示す如
く“H"に変化する。そして、この出力がインバータINV2
により反転され、波形（ｈ）に示す如き表示用RAMのク
リア信号を発生し、該クリア信号によって表示用RAMの
内容を電源の立ち上り時にリセットする。
考案が解決しようとする課題 従来の装置においては上述するように電源投入時におけ
る出力用RAMのリセットは、テレビジョン受像機の垂直
走査信号に基づくクリア信号で行っているので垂直走査
信号の発生のタイミングが遅れると表示用RAMクリア信
号の発生がマイコンから表示用RAMへのデータ転送のタ
イミングより遅れることがあり表示エラーを起すことが
あった。
る出力用RAMのリセットは、テレビジョン受像機の垂直
走査信号に基づくクリア信号で行っているので垂直走査
信号の発生のタイミングが遅れると表示用RAMクリア信
号の発生がマイコンから表示用RAMへのデータ転送のタ
イミングより遅れることがあり表示エラーを起すことが
あった。
本考案はこのような問題を解決した表示用RAMクリア信
号発生回路を提供することを目的とする。
号発生回路を提供することを目的とする。
課題を解決するための手段 本考案は上記の目的を達成するためテレビジョン受像機
の電源投入時に、交流電源の整流波形より電源の周波数
に同期したリセットパルスを作り、このリセットパルス
で表示用RAMの内容をクリアするようにする。
の電源投入時に、交流電源の整流波形より電源の周波数
に同期したリセットパルスを作り、このリセットパルス
で表示用RAMの内容をクリアするようにする。
作用 従ってテレビジョン受像機の電源を投入するとその整流
回路より電源周波数に同期した信号が取り出され、この
信号に基づくリセットパルスで表示用RAMをクリアする
ので、クリアのタイミングがマイコンから表示RAMへの
データ転送のタイミングより遅れることがない。
回路より電源周波数に同期した信号が取り出され、この
信号に基づくリセットパルスで表示用RAMをクリアする
ので、クリアのタイミングがマイコンから表示RAMへの
データ転送のタイミングより遅れることがない。
実施例 第１図は本考案の実施例の回路図であり、第２図は第１
図の各部の波形図である。
図の各部の波形図である。
商用電源３の交流波形はトランスＴで変圧され、ブリッ
ヂ接続されたダイオードD1，D2，D3，D4及びコンデンサ
C1により整流される。このブリッヂダイオードD3，D4の
中点の電圧波形は第２図の波形で示すようになってお
り、この波形は抵抗R5を介してツェナーダイオードZD
1によりクリップされ第２図の波形になる。この波形
は抵抗R4及びトランジスタQ2により波形成形されて第
２図に示す波形となり、テレビジョン受像機の受信チ
ャンネルや音量レベル等のコントロール状態を示す情報
を表示画面上に出すための信号発生用IC4のsyn端子に
導かれる。
ヂ接続されたダイオードD1，D2，D3，D4及びコンデンサ
C1により整流される。このブリッヂダイオードD3，D4の
中点の電圧波形は第２図の波形で示すようになってお
り、この波形は抵抗R5を介してツェナーダイオードZD
1によりクリップされ第２図の波形になる。この波形
は抵抗R4及びトランジスタQ2により波形成形されて第
２図に示す波形となり、テレビジョン受像機の受信チ
ャンネルや音量レベル等のコントロール状態を示す情報
を表示画面上に出すための信号発生用IC4のsyn端子に
導かれる。
一方トランジスタQ2のベースはダイオードD5を介して、
マイコン５の出力端子６に接続されている。この出力端
子６は第２図の波形で示すように電源の立り上り後、
予じめ定めた一定時間だけ“H"になるように設定されて
いる。従ってトランジスタQ2は抵抗R5を介して入力され
る電源の波形を上記出力端子６が波形で示す“H"の状
態にある期間だけ波形成形して、波形アとし表示信号
発生用IC4のsyn端子に印加する。そしてこのsyn端
子に印加された信号により表示信号発生用IC4はRAMクリ
ア信号を発生し表示用RAMの電源投入時におけるクリア
を行う。
マイコン５の出力端子６に接続されている。この出力端
子６は第２図の波形で示すように電源の立り上り後、
予じめ定めた一定時間だけ“H"になるように設定されて
いる。従ってトランジスタQ2は抵抗R5を介して入力され
る電源の波形を上記出力端子６が波形で示す“H"の状
態にある期間だけ波形成形して、波形アとし表示信号
発生用IC4のsyn端子に印加する。そしてこのsyn端
子に印加された信号により表示信号発生用IC4はRAMクリ
ア信号を発生し表示用RAMの電源投入時におけるクリア
を行う。
従って垂直走査信号を端子７に印加し、抵抗R3及びトラ
ンジスタQ3により波形成形した信号が第２図の波形イ
に示すように遅れてsynに印加されても既にRAMクリア
信号は発生した後であるので表示エラーが発生すること
はない。なお電源投入時以外の状態における表示用RAM
のクリアは端子７より導かれる垂直走査信号によって行
われる。
ンジスタQ3により波形成形した信号が第２図の波形イ
に示すように遅れてsynに印加されても既にRAMクリア
信号は発生した後であるので表示エラーが発生すること
はない。なお電源投入時以外の状態における表示用RAM
のクリアは端子７より導かれる垂直走査信号によって行
われる。
第３図は本考案の他の実施例で、第１図におけるマイコ
ン５の出力端子６の波形を作り出す回路であり、第１
図の点線で示すブロックＡが第３図の点線で示すブロッ
クＣに相当する。
ン５の出力端子６の波形を作り出す回路であり、第１
図の点線で示すブロックＡが第３図の点線で示すブロッ
クＣに相当する。
第３図においてブロックＣは電源がオンするとコンデン
サC2が抵抗R7を介して流れる電流で充電される期間だけ
トランジスタQ4をオフ状態にし、第１図のブロックＡと
等価な動作を行う。
サC2が抵抗R7を介して流れる電流で充電される期間だけ
トランジスタQ4をオフ状態にし、第１図のブロックＡと
等価な動作を行う。
第４図は本考案の他の実施例で、第１図のブロックＢの
部分を第４図のブロックＤのようにしたものであって、
他の部分は第１図と同一である。第１図に対応する部分
は同一符号で示す。
部分を第４図のブロックＤのようにしたものであって、
他の部分は第１図と同一である。第１図に対応する部分
は同一符号で示す。
第４図に示す実施例においてはブリッヂダイオードD2，
D3の接続点より信号を取り出している。ブリッヂダイオ
ードD1，D2，D3，D4により整流されコンデンサC1によっ
て平滑化された整流波形でも第２図の波形に示すよう
にリップルが残っている。この波形をコンデンサC3，
抵抗R9，R10，トランジスタQ5により波形成形し、第２
図の波形アに相当する第２図の波形を得ることがで
き、該波形によって第１図の場合と同様に表示用RAM
の電源投入時におけるクリアを行う。
D3の接続点より信号を取り出している。ブリッヂダイオ
ードD1，D2，D3，D4により整流されコンデンサC1によっ
て平滑化された整流波形でも第２図の波形に示すよう
にリップルが残っている。この波形をコンデンサC3，
抵抗R9，R10，トランジスタQ5により波形成形し、第２
図の波形アに相当する第２図の波形を得ることがで
き、該波形によって第１図の場合と同様に表示用RAM
の電源投入時におけるクリアを行う。
考案の効果 以上説明したように、本考案は商用電源の整流波形を用
いて表示用RAMの電源投入時におけるクリアを行うの
で、垂直走査信号の遅れによる表示用RAMクリア信号発
生のタイミングの遅れを無くすことができ、表示エラー
の発生を防止することができる。
いて表示用RAMの電源投入時におけるクリアを行うの
で、垂直走査信号の遅れによる表示用RAMクリア信号発
生のタイミングの遅れを無くすことができ、表示エラー
の発生を防止することができる。
【図面の簡単な説明】 第１図は本考案の実施例の回路図、第２図は第１図の動
作説明図、第３図は本考案の他の実施例の要部回路図、
第４図は本考案の更に他の実施例の回路図、第５図は従
来装置の回路図、第６図は第５図の動作説明図である。 ３……商用電源,4……表示信号発生用IC,T……トラン
ス，D1，D2，D3，D4……ダイオード。
作説明図、第３図は本考案の他の実施例の要部回路図、
第４図は本考案の更に他の実施例の回路図、第５図は従
来装置の回路図、第６図は第５図の動作説明図である。 ３……商用電源,4……表示信号発生用IC,T……トラン
ス，D1，D2，D3，D4……ダイオード。
Claims (1)
- 【請求項１】テレビジョン受像機の表示画面上に、該受
像機のコントロール情報等を表示するための表示用RAM
の内容をテレビジョン受像機の垂直走査信号に同期し
て、予じめ定めた初期状態にリセットする表示用RAMの
リセット回路において、電源の整流波形を用いて電源投
入時における表示用RAMの内容をリセットするようにし
たことを特徴とするテレビジョン受像機の表示用RAMク
リア信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14579788U JPH0635276Y2 (ja) | 1988-11-08 | 1988-11-08 | 表示用ｒａｍクリア信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14579788U JPH0635276Y2 (ja) | 1988-11-08 | 1988-11-08 | 表示用ｒａｍクリア信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267392U JPH0267392U (ja) | 1990-05-22 |
| JPH0635276Y2 true JPH0635276Y2 (ja) | 1994-09-14 |
Family
ID=31414702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14579788U Expired - Fee Related JPH0635276Y2 (ja) | 1988-11-08 | 1988-11-08 | 表示用ｒａｍクリア信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635276Y2 (ja) |
-
1988
- 1988-11-08 JP JP14579788U patent/JPH0635276Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267392U (ja) | 1990-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |