JPH0772876B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0772876B2 JPH0772876B2 JP2046246A JP4624690A JPH0772876B2 JP H0772876 B2 JPH0772876 B2 JP H0772876B2 JP 2046246 A JP2046246 A JP 2046246A JP 4624690 A JP4624690 A JP 4624690A JP H0772876 B2 JPH0772876 B2 JP H0772876B2
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- 230000015654 memory Effects 0.000 title claims description 94
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタル信号処理装置（DSP）等に搭載され
るメモリを動作させるメモリ制御回路に関する。
るメモリを動作させるメモリ制御回路に関する。
（ロ）従来の技術 従来、DSPにはデータの書き込み及び読み出しが自由な
スタティックRAM等のメモリが搭載され、入力されるデ
ジタルデータが一旦そのメモリに記憶される。このよう
なメモリに記憶されたデジタルデータは、読み出されて
所定の演算に使用された後に再びメモリに記憶される。
このとき、そのメモリには新しいデジタルデータが順次
入力され、或るアドレスから読み出されたデジタルデー
タは、そのアドレスの次のアドレスに書き込まれること
になる。具体的には、デジタルデータが読み出された際
のアドレスデータに「１」を加算し、デジタルデータを
書き込みアドレスの指定に用いる。
スタティックRAM等のメモリが搭載され、入力されるデ
ジタルデータが一旦そのメモリに記憶される。このよう
なメモリに記憶されたデジタルデータは、読み出されて
所定の演算に使用された後に再びメモリに記憶される。
このとき、そのメモリには新しいデジタルデータが順次
入力され、或るアドレスから読み出されたデジタルデー
タは、そのアドレスの次のアドレスに書き込まれること
になる。具体的には、デジタルデータが読み出された際
のアドレスデータに「１」を加算し、デジタルデータを
書き込みアドレスの指定に用いる。
第５図は、上述のようなメモリの動作を行うメモリ制御
回路のブロック図であり、第６図はその動作タイミング
図である。
回路のブロック図であり、第６図はその動作タイミング
図である。
データバス（１）に接続されたメモリ（２）には、所定
の周期で変化するＮビットのアドレスデータADRが供給
され、このアドレスデータADRに従ってメモリ（２）の
アドレスが順に指定される。また、メモリ（２）にはデ
ータの読み出し許可するリードイネーブル信号RE及びデ
ータの書き込みを許可するライトイネーブル信号WEが供
給され、アドレスデータADRに従って指定されたアドレ
スからのデータの読み出し、及びそのアドレスへのデー
タの書き込みが制御される。
の周期で変化するＮビットのアドレスデータADRが供給
され、このアドレスデータADRに従ってメモリ（２）の
アドレスが順に指定される。また、メモリ（２）にはデ
ータの読み出し許可するリードイネーブル信号RE及びデ
ータの書き込みを許可するライトイネーブル信号WEが供
給され、アドレスデータADRに従って指定されたアドレ
スからのデータの読み出し、及びそのアドレスへのデー
タの書き込みが制御される。
一方、データバス（１）は、データホールド機能を有す
る演算回路（３）に接続され、メモリ（２）から読み出
されるデータを演算回路（３）に伝送すると共に演算回
路（３）からメモリ（２）にデータを返送する。
る演算回路（３）に接続され、メモリ（２）から読み出
されるデータを演算回路（３）に伝送すると共に演算回
路（３）からメモリ（２）にデータを返送する。
アドレスデータADRは、一定の周期Ｔで１アドレスずつ
変化し、メモリ（２）のアドレスを順に指定する。そし
て、アドレスの指定に同期するリードイネーブル信号RE
及びライトイネーブル信号WEに従い、期間T1に所定アド
レスからデータが読み出されて演算回路（３）に伝送さ
れ、次の期間T2に演算回路（３）からデータが返送さ
れ、データを読み出したアドレスの次のアドレスにデー
タが書き込まれる。即ち、第６図に示すように、メモリ
（２）の或るアドレスからデータが読み出された後にア
ドレスデータADRが１アドレス変化して次のアドレスが
指定され、そのアドレスに演算回路（３）にホールドさ
れているデータが書き込まれるように構成される。これ
らのリードイネーブル信号RE及びライトイネーブル信号
WEは、共通する基本クロックから作成されるものであ
り、その基本クロックに従ってアドレスデータADRを変
化させることに依り、データの読み出し及び書き込みを
アドレスの指定に同期させることができる。
変化し、メモリ（２）のアドレスを順に指定する。そし
て、アドレスの指定に同期するリードイネーブル信号RE
及びライトイネーブル信号WEに従い、期間T1に所定アド
レスからデータが読み出されて演算回路（３）に伝送さ
れ、次の期間T2に演算回路（３）からデータが返送さ
れ、データを読み出したアドレスの次のアドレスにデー
タが書き込まれる。即ち、第６図に示すように、メモリ
（２）の或るアドレスからデータが読み出された後にア
ドレスデータADRが１アドレス変化して次のアドレスが
指定され、そのアドレスに演算回路（３）にホールドさ
れているデータが書き込まれるように構成される。これ
らのリードイネーブル信号RE及びライトイネーブル信号
WEは、共通する基本クロックから作成されるものであ
り、その基本クロックに従ってアドレスデータADRを変
化させることに依り、データの読み出し及び書き込みを
アドレスの指定に同期させることができる。
（ハ）発明が解決しようとする課題 しかしながら、上述の如きメモリ制御回路に於いては、
メモリ（２）の或るアドレスに記憶されているデータを
次のアドレスに移すのに、データの読み出し及びデータ
の書き込みの２つのステップが必要となるために、動作
速度が遅くなり、高速での信号処理には適さないといっ
た問題が生じる。
メモリ（２）の或るアドレスに記憶されているデータを
次のアドレスに移すのに、データの読み出し及びデータ
の書き込みの２つのステップが必要となるために、動作
速度が遅くなり、高速での信号処理には適さないといっ
た問題が生じる。
また、読み出したデータをそのまま次のアドレスに書き
込むことのできるような特殊な構成のメモリを用いるこ
とで、１つのステップでのデータの移送が可能になる
が、回路が複雑になることから、回路規模の増大に伴う
コストアップを招くことになり、さらには複雑な回路で
の信号の遅延等を考慮すると、誤動作防止のために動作
速度を十分に速くすることはできない。
込むことのできるような特殊な構成のメモリを用いるこ
とで、１つのステップでのデータの移送が可能になる
が、回路が複雑になることから、回路規模の増大に伴う
コストアップを招くことになり、さらには複雑な回路で
の信号の遅延等を考慮すると、誤動作防止のために動作
速度を十分に速くすることはできない。
そこで本発明は、特殊な構成のメモリや複雑な回路を用
いることなく、メモリの或るアドレスに記憶されている
データを１つのステップで異なるアドレスに移すことの
できるメモリ制御回路の提供を目的とする。
いることなく、メモリの或るアドレスに記憶されている
データを１つのステップで異なるアドレスに移すことの
できるメモリ制御回路の提供を目的とする。
（ニ）課題を解決するための手段 本発明は、上述の課題を解決するためになされたもの
で、その特徴は、データの読み出し、書き込み及びアド
レスの指定が独立し、夫々共通のデータバスに接続され
た第１及び第２のメモリと、最下位ビットを除いたアド
レスデータに従って上記第１及び第２のメモリのアドレ
スを同時に指定する手段と、最下位ビットのアドレスデ
ータに従って奇数アドレス期間で上記第１のメモからデ
ータを読み出し、偶数アドレス期間で上記第２のメモリ
からデータを読み出す手段と、奇数アドレス期間に読み
出されるデータを同期間に上記第２のメモリに書き込
み、偶数アドレス期間に読み出されるデータを同期間で
上記第１のメモリに書き込み手段と、を備え、奇数アド
レス期間に最下位ビットを除く上記アドレスデータに一
定データを加算し、加算されたアドレスデータに従って
上記第２のメモリのアドレスを指定することにある。
で、その特徴は、データの読み出し、書き込み及びアド
レスの指定が独立し、夫々共通のデータバスに接続され
た第１及び第２のメモリと、最下位ビットを除いたアド
レスデータに従って上記第１及び第２のメモリのアドレ
スを同時に指定する手段と、最下位ビットのアドレスデ
ータに従って奇数アドレス期間で上記第１のメモからデ
ータを読み出し、偶数アドレス期間で上記第２のメモリ
からデータを読み出す手段と、奇数アドレス期間に読み
出されるデータを同期間に上記第２のメモリに書き込
み、偶数アドレス期間に読み出されるデータを同期間で
上記第１のメモリに書き込み手段と、を備え、奇数アド
レス期間に最下位ビットを除く上記アドレスデータに一
定データを加算し、加算されたアドレスデータに従って
上記第２のメモリのアドレスを指定することにある。
（ホ）作 用 本発明に依れば、奇数アドレス期間では第１のメモリか
ら読み出されたデータがデータバスに出力されると共に
データバスから第２のメモリに書き込まれ、偶数アドレ
ス期間では第２のメモリから読み出されたデータがデー
タバスに出力されると共にデータバスから第１のメモリ
に書き込まれる。そして、第２のメモリのアドレスを奇
数アドレス期間に第１のメモリと１アドレスだけずらし
たことに依り、第１のメモリと第２のメモリとの間でデ
ータの読み出し及び書き込みが繰り返えされて１アドレ
スずつデータが移されることになる。
ら読み出されたデータがデータバスに出力されると共に
データバスから第２のメモリに書き込まれ、偶数アドレ
ス期間では第２のメモリから読み出されたデータがデー
タバスに出力されると共にデータバスから第１のメモリ
に書き込まれる。そして、第２のメモリのアドレスを奇
数アドレス期間に第１のメモリと１アドレスだけずらし
たことに依り、第１のメモリと第２のメモリとの間でデ
ータの読み出し及び書き込みが繰り返えされて１アドレ
スずつデータが移されることになる。
（ヘ）実施例 本発明の一実施例を図面に従って説明する。
第１図は本発明メモリ制御回路のブロック図であり、第
２図はその動作タイミング図である。
２図はその動作タイミング図である。
ODDメモリ（11）及びEVENメモリ（12）は、同一の容量
を有しており、共通のデータバス（10）に接続される。
ODDメモリ（11）には、最下位ビットを除いたＮビット
のアドレスデータA1〜ANが供給され、EVENメモリ（12）
には、同じアドレスデータA1〜ANが加算回路（13）を介
して供給される。この加算回路（13）は、奇数アドレス
期間ODDにアドレスデータA1〜ANに「１」を加算し、偶
数アドレス期間EVENにはアドレスデータA1〜ANをそのま
ま出力するように構成されている。奇数アドレス期間OD
Dと偶数アドレス期間EVENとの判別には、最下位ビット
のアドレスデータA0が用いられ、このアドレスデータA0
が「１」であれば奇数アドレス期間ODD、「０」であれ
ば偶数アドレス期間EVENであると判別される。また、ア
ドレスデータA0は、夫々のメモリ（11）（12）のリード
イネーブル信号REとして用いられ、ODDメモリ（11）に
はアドレスデータA0がそのまま供給され、EVENメモリ
（12）にはインバータ（14）を介してアドレスデータA0
が供給される。さらにODDメモリ（11）及びEVENメモリ
（12）には、偶数アドレス期間EVENに書き込みを許可す
るライトイネーブル信号WE1及び奇数アドレスODDに書き
込みを許可するライトイネーブル信号WE2が夫々供給さ
れる。従って、奇数アドレス期間ODDには、ODDメモリ
（11）からデータが読み出され、そのデータがEVENメモ
リ（12）に書き込まれる。このとき、EVENメモリ（12）
のアドレスは、加算回路（13）の作用に依りODDメモリ
（11）のアドレスに対して１アドレス先行している。一
方、偶数アドレス期間EVENには、EVENメモリ（12）から
データが読み出され、そのデータがODDメモリ（11）に
書き込まれる。このときの両メモリ（11）（12）のアド
レスは一致しており、読み出したアドレスと同一のアド
レスに書き込まれる。例えば、第３図に示すようなメモ
リに於いては、ODDメモリ（11）のアドレスO11から読み
出されるデータはEVENメモリ（12）のアドレスE21に書
き込まれ、次にEVENメモリ（12）のアドレスE21から読
み出されてODDメモリ（11）のアドレスO21に書き込まれ
る。以後、１アドレス周期毎に夫々のアドレスO21,E31,
O31,E41,O41…に順にデータが移される。
を有しており、共通のデータバス（10）に接続される。
ODDメモリ（11）には、最下位ビットを除いたＮビット
のアドレスデータA1〜ANが供給され、EVENメモリ（12）
には、同じアドレスデータA1〜ANが加算回路（13）を介
して供給される。この加算回路（13）は、奇数アドレス
期間ODDにアドレスデータA1〜ANに「１」を加算し、偶
数アドレス期間EVENにはアドレスデータA1〜ANをそのま
ま出力するように構成されている。奇数アドレス期間OD
Dと偶数アドレス期間EVENとの判別には、最下位ビット
のアドレスデータA0が用いられ、このアドレスデータA0
が「１」であれば奇数アドレス期間ODD、「０」であれ
ば偶数アドレス期間EVENであると判別される。また、ア
ドレスデータA0は、夫々のメモリ（11）（12）のリード
イネーブル信号REとして用いられ、ODDメモリ（11）に
はアドレスデータA0がそのまま供給され、EVENメモリ
（12）にはインバータ（14）を介してアドレスデータA0
が供給される。さらにODDメモリ（11）及びEVENメモリ
（12）には、偶数アドレス期間EVENに書き込みを許可す
るライトイネーブル信号WE1及び奇数アドレスODDに書き
込みを許可するライトイネーブル信号WE2が夫々供給さ
れる。従って、奇数アドレス期間ODDには、ODDメモリ
（11）からデータが読み出され、そのデータがEVENメモ
リ（12）に書き込まれる。このとき、EVENメモリ（12）
のアドレスは、加算回路（13）の作用に依りODDメモリ
（11）のアドレスに対して１アドレス先行している。一
方、偶数アドレス期間EVENには、EVENメモリ（12）から
データが読み出され、そのデータがODDメモリ（11）に
書き込まれる。このときの両メモリ（11）（12）のアド
レスは一致しており、読み出したアドレスと同一のアド
レスに書き込まれる。例えば、第３図に示すようなメモ
リに於いては、ODDメモリ（11）のアドレスO11から読み
出されるデータはEVENメモリ（12）のアドレスE21に書
き込まれ、次にEVENメモリ（12）のアドレスE21から読
み出されてODDメモリ（11）のアドレスO21に書き込まれ
る。以後、１アドレス周期毎に夫々のアドレスO21,E31,
O31,E41,O41…に順にデータが移される。
第４図は、加算回路（13）の一例を示す回路図である。
この加算回路（13）はＮ個のXORゲート（XOR1）〜（XOR
N）とＮ−１個のANDゲート（AND1）〜（ANDN-1）からな
り、各XORゲート（XOR1）〜（XORN）の一方の入力にＮ
ビットのアドレスデータA1〜ANが供給され、各XORゲー
ト（XOR1）〜（XORN）の出力から出力Ａ′１〜Ａ′Ｎを
得るように構成されている。最下位のXORゲート（XO
R1）の他方の入力には最下位ビットのアドレスデータA0
が供給され、このXORゲート（XOR1）の両入力の論理積
がANDゲート（AND1）からXORゲート（XOR2）の他方の入
力に供給され、桁上げ信号を成し、同様にしてXORゲー
ト（XOR2）（XOR3）…の両入力の論理積がANDゲート（A
ND2）（AND3）…から１桁上位のXORゲート（XOR3）（XO
R4）…他方の入力に桁上げ信号として供給される。従っ
て、アドレスデータA0が「１」のとき（奇数アドレス期
間ODD）には、アドレスデータA1〜ANに「１」が加算さ
れ、その出力Ａ′１〜Ａ′ＮがEVENメモリ（12）に与え
られ、アドレスデータA0が「０」のとき（偶数アドレス
期間EVEN）にはアドレスデータA1〜ANがそのままEVENメ
モリ（12）に与えられる。
N）とＮ−１個のANDゲート（AND1）〜（ANDN-1）からな
り、各XORゲート（XOR1）〜（XORN）の一方の入力にＮ
ビットのアドレスデータA1〜ANが供給され、各XORゲー
ト（XOR1）〜（XORN）の出力から出力Ａ′１〜Ａ′Ｎを
得るように構成されている。最下位のXORゲート（XO
R1）の他方の入力には最下位ビットのアドレスデータA0
が供給され、このXORゲート（XOR1）の両入力の論理積
がANDゲート（AND1）からXORゲート（XOR2）の他方の入
力に供給され、桁上げ信号を成し、同様にしてXORゲー
ト（XOR2）（XOR3）…の両入力の論理積がANDゲート（A
ND2）（AND3）…から１桁上位のXORゲート（XOR3）（XO
R4）…他方の入力に桁上げ信号として供給される。従っ
て、アドレスデータA0が「１」のとき（奇数アドレス期
間ODD）には、アドレスデータA1〜ANに「１」が加算さ
れ、その出力Ａ′１〜Ａ′ＮがEVENメモリ（12）に与え
られ、アドレスデータA0が「０」のとき（偶数アドレス
期間EVEN）にはアドレスデータA1〜ANがそのままEVENメ
モリ（12）に与えられる。
以上の構成に依れば、ODDメモリ（11）とEVENメモリ（1
2）との間でデータの読み出し及び書き込みが同時且つ
交互に行われ、その読み出し及び書き込みの度、即ちア
ドレス期間毎にデータが順次１アドレスずつ移されるこ
とになる。
2）との間でデータの読み出し及び書き込みが同時且つ
交互に行われ、その読み出し及び書き込みの度、即ちア
ドレス期間毎にデータが順次１アドレスずつ移されるこ
とになる。
尚、本実施例に於いては、奇数アドレス期間ODDにEVEN
メモリのアドレスを１アドレス先行させる場合を例示し
たが、偶数アドレス期間EVENにODDメモリのアドレスを
１アドレス先行させるように構成しても良い。この場合
には、加算回路（13）に換えてアドレスデータA1〜ANか
ら「１」を差引く減算回路を設け、偶数アドレス期間EV
ENにアドレスデータA1〜ANから「１」を差引いてEVENメ
モリ（12）に与えるように構成すれば良い。
メモリのアドレスを１アドレス先行させる場合を例示し
たが、偶数アドレス期間EVENにODDメモリのアドレスを
１アドレス先行させるように構成しても良い。この場合
には、加算回路（13）に換えてアドレスデータA1〜ANか
ら「１」を差引く減算回路を設け、偶数アドレス期間EV
ENにアドレスデータA1〜ANから「１」を差引いてEVENメ
モリ（12）に与えるように構成すれば良い。
（ト）発明の効果 本発明に依れば、回路規模の大幅な増大を伴うことなく
メモリの或るアドレスに記憶されているデータを１つの
ステップで異なるアドレスに移すことが可能となり、動
作速度の向上が図れる。また、メモリ自体も特に特殊な
構成を必要とせず、少なくとも従来の1/2の容量を有す
るメモリが２つあれば良く、コストアップを伴うことは
ない。
メモリの或るアドレスに記憶されているデータを１つの
ステップで異なるアドレスに移すことが可能となり、動
作速度の向上が図れる。また、メモリ自体も特に特殊な
構成を必要とせず、少なくとも従来の1/2の容量を有す
るメモリが２つあれば良く、コストアップを伴うことは
ない。
従って、安価で高速での信号処理に適したメモリ制御回
路を実現できる。
路を実現できる。
第１図は本発明メモリ制御回路のブロック図、第２図は
第１図の動作タイミング、第３図はメモリの概略図、第
４図は加算回路の回路図、第５図は従来のメモリ制御回
路のブロック図、第６図は第５図の動作タイミング図で
ある。 （１）……データバス、（２）……メモリ、（10）……
データバス、（11）……ODDメモリ、（12）……EVENメ
モリ、（13）……加算回路、（14）……インバータ、
（XOR1）〜（XORN）……XORゲート、（AND1）〜（AND
N-1）……ANDゲート。
第１図の動作タイミング、第３図はメモリの概略図、第
４図は加算回路の回路図、第５図は従来のメモリ制御回
路のブロック図、第６図は第５図の動作タイミング図で
ある。 （１）……データバス、（２）……メモリ、（10）……
データバス、（11）……ODDメモリ、（12）……EVENメ
モリ、（13）……加算回路、（14）……インバータ、
（XOR1）〜（XORN）……XORゲート、（AND1）〜（AND
N-1）……ANDゲート。
Claims (2)
- 【請求項１】データの読み出し、書き込み及びアドレス
の指定が独立し、夫々共通のデータバスに接続された第
１及び第２のメモリと、所定の順序で変化するアドレス
データの内、最下位ビットを除いた上位ビットデータに
従って上記第１及び第２のメモリのアドレスを同時に指
定する手段と、上記アドレスデータの最下位ビットが、
第１の値を成す奇数アドレス期間に上記第１のメモリか
らデータを読み出して上記第２のメモリへ書き込み、第
２の値を成す偶数アドレス期間に上記第２のメモリから
データを読み出して上記第１のメモリへ書き込む手段
と、を備え、上記奇数アドレス期間には上記上位ビット
データに一定データを加算し、一定データが加算された
上記上位ビットデータに従って上記第２のメモリのアド
レスを指定することを特徴とするメモリ制御回路。 - 【請求項２】データの読み出し、書き込み及びアドレス
の指定が独立し、夫々共通のデータバスに接続された第
１及び第２のメモリと、所定の順序で変化するアドレス
データの内、最下位ビットを除いた上位ビットデータに
従って上記第１及び第２のメモリのアドレスを同時に指
定する手段と、上記アドレスデータの最下位ビットが、
第１の値を成す奇数アドレス期間に上記第１のメモリか
らデータを読み出して上記第２のメモリへ書き込み、第
２の値を成す偶数アドレス期間に上記第２のメモリから
データを読み出して上記第１のメモリへ書き込む手段
と、を備え、上記偶数アドレス期間には上記上位ビット
データから一定データを減算し、一定データが減算され
た上記上位ビットデータに従って上記第２のメモリのア
ドレスを指定することを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046246A JPH0772876B2 (ja) | 1990-02-27 | 1990-02-27 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046246A JPH0772876B2 (ja) | 1990-02-27 | 1990-02-27 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248242A JPH03248242A (ja) | 1991-11-06 |
| JPH0772876B2 true JPH0772876B2 (ja) | 1995-08-02 |
Family
ID=12741796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046246A Expired - Fee Related JPH0772876B2 (ja) | 1990-02-27 | 1990-02-27 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0772876B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3299564B2 (ja) * | 1992-05-11 | 2002-07-08 | 松下電器産業株式会社 | メモリ装置 |
| US10847366B2 (en) | 2018-11-16 | 2020-11-24 | Asm Ip Holding B.V. | Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177236A (ja) * | 1987-01-19 | 1988-07-21 | Jeol Ltd | デユアルメモリアクセス回路 |
-
1990
- 1990-02-27 JP JP2046246A patent/JPH0772876B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248242A (ja) | 1991-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |