JPH0637270A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH0637270A JPH0637270A JP4185576A JP18557692A JPH0637270A JP H0637270 A JPH0637270 A JP H0637270A JP 4185576 A JP4185576 A JP 4185576A JP 18557692 A JP18557692 A JP 18557692A JP H0637270 A JPH0637270 A JP H0637270A
- Authority
- JP
- Japan
- Prior art keywords
- film
- lower electrode
- trench
- source
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は，半導体装置とその製造方法に係
り，特に，ＤＲＡＭのメモリセルのキャパシタの構造と
形成方法に関し，セル面積の増大を招くことなくキャパ
シタの容量を大きく確保する構造を得ること，更に，従
来の複合型に比較して工程数の増大を招かないキャパシ
タの製造方法を得ることを目的とする。 【構成】 ＦＥＴに隣接して形成されたトレンチ8aと，
トレンチ8aを含んで半導体基板１内に形成された不純物
拡散層からなるソース・ドレイン層8cと，ソース・ドレ
イン層8cに接続し，且つ，絶縁膜７を介して両側のＦＥ
Ｔに形成された導電膜8bとを下部電極８とし，誘電体膜
９を介して, 下部電極８上に導電膜からなる上部電極10
が形成されてなるようにキャパシタを構成する。
り，特に，ＤＲＡＭのメモリセルのキャパシタの構造と
形成方法に関し，セル面積の増大を招くことなくキャパ
シタの容量を大きく確保する構造を得ること，更に，従
来の複合型に比較して工程数の増大を招かないキャパシ
タの製造方法を得ることを目的とする。 【構成】 ＦＥＴに隣接して形成されたトレンチ8aと，
トレンチ8aを含んで半導体基板１内に形成された不純物
拡散層からなるソース・ドレイン層8cと，ソース・ドレ
イン層8cに接続し，且つ，絶縁膜７を介して両側のＦＥ
Ｔに形成された導電膜8bとを下部電極８とし，誘電体膜
９を介して, 下部電極８上に導電膜からなる上部電極10
が形成されてなるようにキャパシタを構成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置とその製造
方法に係り，特に，ＤＲＡＭのメモリセルのキャパシタ
の構造と形成方法に関するものである。
方法に係り，特に，ＤＲＡＭのメモリセルのキャパシタ
の構造と形成方法に関するものである。
【０００２】ＤＲＡＭは１個のＭＯＳＦＥＴと１個のキ
ャパシタから構成されているが，半導体装置の高集積化
に伴い，セルが微細化されるのに対して，キャパシタの
容量を出来るだけ大きくすることが望まれている。
ャパシタから構成されているが，半導体装置の高集積化
に伴い，セルが微細化されるのに対して，キャパシタの
容量を出来るだけ大きくすることが望まれている。
【０００３】以上のような状況から，微細な領域内に大
容量のキャパシタを形成することが可能な半導体装置，
及び，その製造方法が要望されている。
容量のキャパシタを形成することが可能な半導体装置，
及び，その製造方法が要望されている。
【０００４】
【従来の技術】図５は従来例の説明図である。図におい
て，51はSi基板, 52はフィールドSiO2膜, 53はゲートSi
O2膜, 54はゲート電極, 55はソース層, 56はドレイン
層, 57はSiO2膜, 58はＣＶＤポリSi膜からなる下部電極
層, 58a はトレンチ, 59は誘電体膜, 60は上部電極層で
ある。
て，51はSi基板, 52はフィールドSiO2膜, 53はゲートSi
O2膜, 54はゲート電極, 55はソース層, 56はドレイン
層, 57はSiO2膜, 58はＣＶＤポリSi膜からなる下部電極
層, 58a はトレンチ, 59は誘電体膜, 60は上部電極層で
ある。
【０００５】従来，半導体装置のキャパシタセルは，出
来るだけ微細な領域に大容量のキャパシタを形成するた
めに，図５（ａ）に示すようなスタックト型，或いは，
図５（ｂ）に示すようなトレンチ型，更に，図５（ｃ）
に示すように，改良型である両者の複合型で形成されて
いた。
来るだけ微細な領域に大容量のキャパシタを形成するた
めに，図５（ａ）に示すようなスタックト型，或いは，
図５（ｂ）に示すようなトレンチ型，更に，図５（ｃ）
に示すように，改良型である両者の複合型で形成されて
いた。
【０００６】このような，図５（ａ），或いは，（ｂ）
に示すようなスタックド型，或いはトレンチ型に代表さ
れる従来のキャパシタセルにおいては，ＤＲＡＭのメモ
リセルが16ＭＢ，64ＭＢと極めて高集積化されるのに伴
って，メモリセルを形成する領域が益々小さくなり，そ
れに応じてキャパシタを形成する領域も小さくなるた
め，対抗する電極の面積が小さくなり，キャパシタの容
量が不足して，メモリ動作の信頼性が低下するという問
題点がある。
に示すようなスタックド型，或いはトレンチ型に代表さ
れる従来のキャパシタセルにおいては，ＤＲＡＭのメモ
リセルが16ＭＢ，64ＭＢと極めて高集積化されるのに伴
って，メモリセルを形成する領域が益々小さくなり，そ
れに応じてキャパシタを形成する領域も小さくなるた
め，対抗する電極の面積が小さくなり，キャパシタの容
量が不足して，メモリ動作の信頼性が低下するという問
題点がある。
【０００７】そこで，図５（ｃ）に示すように，スタッ
クド型とトレンチ型の両者を複合したキャパシタセル
が，上記問題点の解決策として提案されている。
クド型とトレンチ型の両者を複合したキャパシタセル
が，上記問題点の解決策として提案されている。
【０００８】
【発明が解決しようとする課題】ところが，この方法で
はトレンチ内にも上部電極層のポリSi膜が形成されるた
め，トレンチの内壁面積が減少してしまい，従ってキャ
パシタの容量が減少してしまう。逆に，容量を確保する
ためにトレンチの径を大きくすることは，セル面積の増
大を招き，高集積化に相反することとなる。
はトレンチ内にも上部電極層のポリSi膜が形成されるた
め，トレンチの内壁面積が減少してしまい，従ってキャ
パシタの容量が減少してしまう。逆に，容量を確保する
ためにトレンチの径を大きくすることは，セル面積の増
大を招き，高集積化に相反することとなる。
【０００９】本発明は，セル面積の増大を招くことなく
キャパシタの容量を大きく確保する構造を得ること，更
に，従来の複合型に比較して工程数の増大を招かないキ
ャパシタの製造方法を得ることを目的として提供される
ものである。
キャパシタの容量を大きく確保する構造を得ること，更
に，従来の複合型に比較して工程数の増大を招かないキ
ャパシタの製造方法を得ることを目的として提供される
ものである。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１において，１はSi基板, ２はフィールド
SiO2膜, ３はゲートSiO2膜, ４はゲート電極, ５はソー
ス層, ６はドレイン層, ７はSiO2膜, 8aはトレンチ, 8b
はＣＶＤポリSi膜からなる下部電極層, 8cは不純物拡散
層からなる下部電極層, ９は誘電体膜, 10は上部電極層
である。
図である。図１において，１はSi基板, ２はフィールド
SiO2膜, ３はゲートSiO2膜, ４はゲート電極, ５はソー
ス層, ６はドレイン層, ７はSiO2膜, 8aはトレンチ, 8b
はＣＶＤポリSi膜からなる下部電極層, 8cは不純物拡散
層からなる下部電極層, ９は誘電体膜, 10は上部電極層
である。
【００１１】本発明の目的は, 図１（ａ）に模式断面
図，図１（ｂ）に透視平面図で示すように，ＦＥＴに隣
接して形成されたトレンチ8aと，トレンチ8aを含んで半
導体基板１内に形成された不純物拡散層からなるソース
・ドレイン層8cと，ソース・ドレイン層8cに接続し，且
つ，絶縁膜７を介して両側のＦＥＴに形成された導電膜
8bとを下部電極８とし，誘電体膜９を介して, 下部電極
８上に導電膜からなる上部電極10が形成されてなるキャ
パシタを有することにより達成される。
図，図１（ｂ）に透視平面図で示すように，ＦＥＴに隣
接して形成されたトレンチ8aと，トレンチ8aを含んで半
導体基板１内に形成された不純物拡散層からなるソース
・ドレイン層8cと，ソース・ドレイン層8cに接続し，且
つ，絶縁膜７を介して両側のＦＥＴに形成された導電膜
8bとを下部電極８とし，誘電体膜９を介して, 下部電極
８上に導電膜からなる上部電極10が形成されてなるキャ
パシタを有することにより達成される。
【００１２】また，下部電極形成用のポリSi膜のパター
ニングと半導体基板のトレンチ形成を同時に行うことに
より，工程数が削減できる。更に，ゲート電極をポリSi
膜とバッファーSiO2膜の積層構造とすることにより，Si
O2膜のコンタクトホールの開口を異方性エッチングによ
り自己整合で行うことができる。
ニングと半導体基板のトレンチ形成を同時に行うことに
より，工程数が削減できる。更に，ゲート電極をポリSi
膜とバッファーSiO2膜の積層構造とすることにより，Si
O2膜のコンタクトホールの開口を異方性エッチングによ
り自己整合で行うことができる。
【００１３】
【作用】本発明においては，トレンチ内壁にポリSi膜の
下部電極を埋め込むことなく，トレンチ内壁そのものに
不純物を拡散して下側の下部電極として，基板上側のポ
リSi膜の下部電極と一部でコンタクトし、またソース・
ドレイン層とも接続するので，同じトレンチの幅，深さ
でも，誘電体膜の面積が増大して容量を大きくすること
ができる。
下部電極を埋め込むことなく，トレンチ内壁そのものに
不純物を拡散して下側の下部電極として，基板上側のポ
リSi膜の下部電極と一部でコンタクトし、またソース・
ドレイン層とも接続するので，同じトレンチの幅，深さ
でも，誘電体膜の面積が増大して容量を大きくすること
ができる。
【００１４】
【実施例】図２〜図５は本発明の実施例の工程順模式断
面図，或いは平面説明図である。図において，末尾の番
号は図１の番号にそれぞれ準拠する。
面図，或いは平面説明図である。図において，末尾の番
号は図１の番号にそれぞれ準拠する。
【００１５】図２により，本発明の第１の実施例につい
て説明する。図２（ａ）に示すように，半導体基板11上
にフィールドSiO2膜12を 5,000Åの厚さにＬＯＣＯＳ法
にて形成して，ＦＥＴ形成領域を画定する。
て説明する。図２（ａ）に示すように，半導体基板11上
にフィールドSiO2膜12を 5,000Åの厚さにＬＯＣＯＳ法
にて形成して，ＦＥＴ形成領域を画定する。
【００１６】ゲートSiO2膜13を熱酸化法で形成し, つい
でＣＶＤ法によりポリSi膜を堆積し，マスクを用いて，
ポリSi膜からなるゲート電極14をエッチングして形成す
る。次いで, ゲート電極14をマスクとして自己整合によ
りイオン注入法によりソース・ドレイン層５，６を形成
する。その後，ＣＶＤSiO2膜17を 1,000Åの厚さに被覆
する。
でＣＶＤ法によりポリSi膜を堆積し，マスクを用いて，
ポリSi膜からなるゲート電極14をエッチングして形成す
る。次いで, ゲート電極14をマスクとして自己整合によ
りイオン注入法によりソース・ドレイン層５，６を形成
する。その後，ＣＶＤSiO2膜17を 1,000Åの厚さに被覆
する。
【００１７】図２（ｂ）に示すように，ＦＥＴ間のソー
ス・ドレイン層16上のSiO2膜17にコンタクトホール17a
を開口する。続いて, 全面にＣＶＤ法によりポリSi膜
を,2,000 Åの厚さに堆積し, 両方のＦＥＴの領域まで
達する幅にパターニングして下部電極層（蓄積電極) 8b
を形成する。
ス・ドレイン層16上のSiO2膜17にコンタクトホール17a
を開口する。続いて, 全面にＣＶＤ法によりポリSi膜
を,2,000 Åの厚さに堆積し, 両方のＦＥＴの領域まで
達する幅にパターニングして下部電極層（蓄積電極) 8b
を形成する。
【００１８】図２（ｃ）に示すように，ソースドレイン
層16と下部電極層18b のコンタクト部分を確保して, ソ
ースドレイン16の領域内に幅 0.8μｍのトレンチ18a を
１μｍの深さに異方性エッチングにより形成する。続い
て，トレンチ18a の内壁に,ソース・ドレイン層16と同
じ不純物を高濃度にイオン注入して, 下部電極層18cを
形成する。
層16と下部電極層18b のコンタクト部分を確保して, ソ
ースドレイン16の領域内に幅 0.8μｍのトレンチ18a を
１μｍの深さに異方性エッチングにより形成する。続い
て，トレンチ18a の内壁に,ソース・ドレイン層16と同
じ不純物を高濃度にイオン注入して, 下部電極層18cを
形成する。
【００１９】図２（ｄ）に示すように，半導体基板11上
全面にＣＶＤ法により Si3N4膜を100 Åの厚さに被覆
し，パターニングして, 下部電極層18を覆う誘電体膜19
を形成する。続いて，誘電体膜の上にＣＶＤ法によりポ
リSi膜を 2,000Åの厚さに被覆して, パターニングし上
部電極層20を形成してキャパシタを完成する。
全面にＣＶＤ法により Si3N4膜を100 Åの厚さに被覆
し，パターニングして, 下部電極層18を覆う誘電体膜19
を形成する。続いて，誘電体膜の上にＣＶＤ法によりポ
リSi膜を 2,000Åの厚さに被覆して, パターニングし上
部電極層20を形成してキャパシタを完成する。
【００２０】第２の実施例は，図３（ｂ）に示すよう
に，下部電極層28b のパターニングとトレンチ28a のエ
ッチングを同時に行って, 工程短縮を図ったものであ
り, 後の工程は全て第１の実施例と同様である。
に，下部電極層28b のパターニングとトレンチ28a のエ
ッチングを同時に行って, 工程短縮を図ったものであ
り, 後の工程は全て第１の実施例と同様である。
【００２１】第３の実施例は，図４（ａ）に示す第１の
実施例で, ソース・ドレイン層36内でコンタクトホール
37a とトレンチ38a が交差して形成されているのを図４
（ｂ）に示すように，トレンチ38a の形成を横にずらし
たものである。いずれの方法においても, ソース・ドレ
イン層36内に, ポリSi膜からなる上側の下部電極層18b
と不純物拡散層からなる下部電極層18c のコンタクト面
積は必要分確保してある。
実施例で, ソース・ドレイン層36内でコンタクトホール
37a とトレンチ38a が交差して形成されているのを図４
（ｂ）に示すように，トレンチ38a の形成を横にずらし
たものである。いずれの方法においても, ソース・ドレ
イン層36内に, ポリSi膜からなる上側の下部電極層18b
と不純物拡散層からなる下部電極層18c のコンタクト面
積は必要分確保してある。
【００２２】第４の実施例は，ゲート電極44の形成に際
して, ＣＶＤ法により，ポリSi層からなるゲート電極44
ととバッファSiO2膜層44' とを積層して形成し, このバ
ッファSiO2膜層44' をマスクとしてコンタクトホール47
a を自己整合（セルフアライン）により形成したもの
で，コンタクトホール47a がソース・ドレイン層46から
はみ出して, Si基板41と短絡する恐れがなく, ゲート電
極44とフィールドSiO2膜42の間隔をより短縮することが
できる。
して, ＣＶＤ法により，ポリSi層からなるゲート電極44
ととバッファSiO2膜層44' とを積層して形成し, このバ
ッファSiO2膜層44' をマスクとしてコンタクトホール47
a を自己整合（セルフアライン）により形成したもの
で，コンタクトホール47a がソース・ドレイン層46から
はみ出して, Si基板41と短絡する恐れがなく, ゲート電
極44とフィールドSiO2膜42の間隔をより短縮することが
できる。
【００２３】
【発明の効果】以上説明したように，本発明によりＭＯ
Ｓ−ＤＲＡＭメモリを製造すれば，ＦＥＴ形成領域が微
細化してメモリ素子が微細化しても，キャパシタの容量
を増大させることが可能となるので，高速化，高信頼性
化などの半導体装置の性能向上に寄与する利点があり，
著しい経済的，及び，信頼性向上の効果が期待できる半
導体装置とその製造方法の提供が可能である。
Ｓ−ＤＲＡＭメモリを製造すれば，ＦＥＴ形成領域が微
細化してメモリ素子が微細化しても，キャパシタの容量
を増大させることが可能となるので，高速化，高信頼性
化などの半導体装置の性能向上に寄与する利点があり，
著しい経済的，及び，信頼性向上の効果が期待できる半
導体装置とその製造方法の提供が可能である。
【図１】 本発明の原理説明図
【図２】 本発明の第１の実施例の工程順模式断面図
【図３】 本発明の第２の実施例の工程順模式断面図
【図４】 本発明の第３の実施例の説明図
【図５】 本発明の第４の実施例の工程順模式断面図
【図６】 従来例の説明図
１,11,21,41,51 半導体基板であり, Si基板 ２,12,22,42,52 フィールドSiO2膜であり, 熱
SiO2膜 ３,13,23,43,53 ゲートSiO2膜であり, 熱SiO2
膜 ４,14,24,34,44,54 ゲート電極であり, ＣＶＤポ
リSi膜 44' バッファーSiO2膜であり，Ｃ
ＶＤSiO2膜 ５,15,25,35,45,55 トランスファーゲートトラン
ジスタのソース ６,16,26,36,46,56 トランスファーゲートトラン
ジスタのドレイン ７,17,27,37,47,57,57 絶縁膜でありＣＶＤSiO2膜 7a,17a,27a,37a,47a,57a 下部電極層と半導体基板のコ
ンタクトホール ８,18,28,38,48,58, 下部電極層であり, ＣＶＤポ
リSi膜と不純物拡散層 8a,18a,28a,38a,48a,58a 下部電極層と共に半導体基板
に掘ったトレンチ 8b,18b,28b,38b,48b,58b 下部電極層であり, ＣＶＤポ
リSi膜 8c,18c,28c,38c,48c,58c 下部電極層であり, 不純物拡
散層 ９,19,29,49,59 誘電体膜であり，ＣＶＤ Si3
N4膜 10,20,30,50,60 上部電極層であり, ＣＶＤポ
リSi膜
SiO2膜 ３,13,23,43,53 ゲートSiO2膜であり, 熱SiO2
膜 ４,14,24,34,44,54 ゲート電極であり, ＣＶＤポ
リSi膜 44' バッファーSiO2膜であり，Ｃ
ＶＤSiO2膜 ５,15,25,35,45,55 トランスファーゲートトラン
ジスタのソース ６,16,26,36,46,56 トランスファーゲートトラン
ジスタのドレイン ７,17,27,37,47,57,57 絶縁膜でありＣＶＤSiO2膜 7a,17a,27a,37a,47a,57a 下部電極層と半導体基板のコ
ンタクトホール ８,18,28,38,48,58, 下部電極層であり, ＣＶＤポ
リSi膜と不純物拡散層 8a,18a,28a,38a,48a,58a 下部電極層と共に半導体基板
に掘ったトレンチ 8b,18b,28b,38b,48b,58b 下部電極層であり, ＣＶＤポ
リSi膜 8c,18c,28c,38c,48c,58c 下部電極層であり, 不純物拡
散層 ９,19,29,49,59 誘電体膜であり，ＣＶＤ Si3
N4膜 10,20,30,50,60 上部電極層であり, ＣＶＤポ
リSi膜
Claims (4)
- 【請求項１】 ＦＥＴに隣接して形成されたトレンチ(8
a)と，該トレンチ(8a)を含んで半導体基板(1) 内に形成
された不純物拡散層からなるソース・ドレイン層(8c)
と，該ソース・ドレイン層(8c)に接続し，且つ，絶縁膜
(7) を介して両側のＦＥＴに形成された導電膜(8b)とを
下部電極(8) とし，誘電体膜(9) を介して, 該下部電極
(8) 上に導電膜からなる上部電極(10)が形成されてなる
キャパシタを有することを特徴とする半導体装置。 - 【請求項２】フィールド絶縁膜(2) で分離画定された半
導体基板(1) 上のＦＥＴ形成領域にゲート絶縁膜(3) を
介してゲート電極(4) を形成しパターニングする工程
と, 該ゲート電極(4) を介してソース・ドレイン層(5,6) を
形成し, 該半導体基板上に絶縁膜(7) を被覆する工程
と, 該絶縁膜(7) の隣接するＦＥＴ領域の間のソース・ドレ
イン層(5,6) 上にコンタクトホール(7a)を開口し, 該半
導体基板(1) 上に導電膜を形成し, パターニングして下
部電極(8b)を形成する工程と, 該下部電極(8b)と該ソース・ドレイン層(5,6) のコンタ
クト領域を一部残して, 該ソース・ドレイン層(5,6) の
形成領域内にトレンチ(8a)を形成する工程と,該トレン
チ(8a)内に不純物を拡散して, 該トレンチ(8a)内壁に,
ソース・ドレイン層(5,6) と接続して，ソース・ドレイ
ン層(5,6) と同一型の不純物拡散層からなる下部電極(8
c)を形成する工程と, 該導電膜からなる下部電極(8b)と不純物拡散層からなる
下部電極(8c)を覆って, 誘電体膜(9) を形成する工程
と, 該誘電体膜(9) を介して, 該下部電極(8) 上に導電
膜からなる上部電極(10)を被着してパターニングする工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記導電膜からなる下部電極(8a)のパタ
ーニングと, 前記トレンチ(8a)の形成を同時に行うこと
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記ゲート電極（４）の形成において，
ゲート電極(4) 上に絶縁膜(4')を被覆し, 該絶縁膜(4')
をマスクして，自己整合により, コンタクトホール(7a)
を開口することを特徴とする請求項２〜３記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185576A JPH0637270A (ja) | 1992-07-14 | 1992-07-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185576A JPH0637270A (ja) | 1992-07-14 | 1992-07-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637270A true JPH0637270A (ja) | 1994-02-10 |
Family
ID=16173232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185576A Withdrawn JPH0637270A (ja) | 1992-07-14 | 1992-07-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637270A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223887B1 (ko) * | 1995-12-20 | 1999-10-15 | 구본준 | 반도체 소자의 커패시터 구조 및 제조방법 |
| US9346132B2 (en) | 2011-08-29 | 2016-05-24 | General Electric Company | Metal chemistry for improved weldability of super alloys |
-
1992
- 1992-07-14 JP JP4185576A patent/JPH0637270A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223887B1 (ko) * | 1995-12-20 | 1999-10-15 | 구본준 | 반도체 소자의 커패시터 구조 및 제조방법 |
| US9346132B2 (en) | 2011-08-29 | 2016-05-24 | General Electric Company | Metal chemistry for improved weldability of super alloys |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2504606B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| JPH01262658A (ja) | ダイナミック型ランダムアクセスメモリ装置 | |
| JPH02312269A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1070191A (ja) | 半導体装置とその製造方法 | |
| US4921816A (en) | Method of making a trench dram | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| JP2932540B2 (ja) | 半導体メモリ装置 | |
| US5372965A (en) | Method for fabricating capacitor of semiconductor memory device | |
| JP2680376B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0799292A (ja) | 半導体素子のキャパシタ形成方法 | |
| JPH0637270A (ja) | 半導体装置とその製造方法 | |
| JPH05343636A (ja) | 半導体記憶装置の製造方法 | |
| JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04348070A (ja) | 半導体装置及びその製造方法 | |
| JPH05243519A (ja) | 半導体メモリ装置 | |
| JP2740202B2 (ja) | 半導体装置の製造方法 | |
| JPH02257670A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3382005B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2731197B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2950550B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0666438B2 (ja) | 半導体装置の製造方法 | |
| KR0165304B1 (ko) | 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 | |
| JP3079558B2 (ja) | 半導体メモリセルの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |