JPS61294868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61294868A JPS61294868A JP13643385A JP13643385A JPS61294868A JP S61294868 A JPS61294868 A JP S61294868A JP 13643385 A JP13643385 A JP 13643385A JP 13643385 A JP13643385 A JP 13643385A JP S61294868 A JPS61294868 A JP S61294868A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）、特に二重拡散ドレイン（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置に関する
。
ＥＴと記す）、特に二重拡散ドレイン（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置に関する
。
従来の技術
ＭＯＳＦＥＴの微細化にともない、素子内部の電界強度
が高くなり、発生したホットキャリアによる素子特性の
劣化及びドレイン耐圧の低下が問題となってくる。
が高くなり、発生したホットキャリアによる素子特性の
劣化及びドレイン耐圧の低下が問題となってくる。
この問題を解決するだめの構・造として、例えばアイイ
ーイーイートランズアクションズ オブエレクトロン
デバイス、イーデー２９巻、４号。
ーイーイートランズアクションズ オブエレクトロン
デバイス、イーデー２９巻、４号。
１９８２年、６９ｏ頁（Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓａ
ｃｔｉｏｎｓｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
、ＥＤ−２９巻、４号、 １９８２年、Ｐ５９０）に記
載されているＬＤＤ構造のＭＯＳＦＥＴがある。
ｃｔｉｏｎｓｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
、ＥＤ−２９巻、４号、 １９８２年、Ｐ５９０）に記
載されているＬＤＤ構造のＭＯＳＦＥＴがある。
従来のＬＤＤ構造をｎチャンネルＭＯＳＦＥＴに適用し
た例を第３図ａの断面図に示す。ＬＤＤ−ＭＯＳＦＥＴ
はｐ型シリコン基板１１上に形成されたゲート酸化膜１
２と、ゲート電極１３と、同ゲート電極１３の両側壁に
形成された絶縁物からなるサイドウオール１４と、前記
ゲート電極１３をマスクにしてイオン注入法で形成され
たｎ型の低濃度拡散層（ｎ一層）１５と、前記サイドウ
オールをマスクにして同様に形成されたｎ型の高濃度拡
散層（ｎ＋層）１６とからなっており、とのｎ一層がＭ
ＯＳＦＥＴ内部の電界強度を弱める働きをすることによ
シホットキャリアの発生を抑制し、かつドレイン耐圧を
高めていた。
た例を第３図ａの断面図に示す。ＬＤＤ−ＭＯＳＦＥＴ
はｐ型シリコン基板１１上に形成されたゲート酸化膜１
２と、ゲート電極１３と、同ゲート電極１３の両側壁に
形成された絶縁物からなるサイドウオール１４と、前記
ゲート電極１３をマスクにしてイオン注入法で形成され
たｎ型の低濃度拡散層（ｎ一層）１５と、前記サイドウ
オールをマスクにして同様に形成されたｎ型の高濃度拡
散層（ｎ＋層）１６とからなっており、とのｎ一層がＭ
ＯＳＦＥＴ内部の電界強度を弱める働きをすることによ
シホットキャリアの発生を抑制し、かつドレイン耐圧を
高めていた。
発明が解決しようとする問題点
しかしながら、従来のＬＤＤ−ＭＯＳＦＥＴでは第３図
すの等価回路図に示すようにｎ一層の抵抗Ｒｎ−がソー
ス・ドレイン間に直列に入るため、ＭＯＳＦＥＴのオン
抵抗が２Ｒｎ−高くなり電流駆動能力が低下する欠点が
あった。
すの等価回路図に示すようにｎ一層の抵抗Ｒｎ−がソー
ス・ドレイン間に直列に入るため、ＭＯＳＦＥＴのオン
抵抗が２Ｒｎ−高くなり電流駆動能力が低下する欠点が
あった。
また、ｎ一層のホットキャリア発生防止能力及びドレイ
ン耐圧増大能力と抵抗Ｒｎ−は逆比例の関係にあるため
、ｎ一層の長さＬｎ−及び不純物濃度の最適値を求める
ことは難しかった。
ン耐圧増大能力と抵抗Ｒｎ−は逆比例の関係にあるため
、ｎ一層の長さＬｎ−及び不純物濃度の最適値を求める
ことは難しかった。
問題点を解決するだめの手段
本発明は、上記欠点を解決するためになされたものであ
り、半導体基板上に形成されたＭＯＳＦＥＴのゲート電
極の両側壁に、絶縁物からなる等しい厚さのサイドウオ
ールが形成されており、さらに一方の側のサイドウオー
ルの下部には前・記半導体基板と逆伝導型の低濃度の不
純物拡散層が形成されており、かつソース側のサイドウ
オールの下部には低濃度拡散層と同種の不純物の高濃度
拡散層が形成された半導体装置である。
り、半導体基板上に形成されたＭＯＳＦＥＴのゲート電
極の両側壁に、絶縁物からなる等しい厚さのサイドウオ
ールが形成されており、さらに一方の側のサイドウオー
ルの下部には前・記半導体基板と逆伝導型の低濃度の不
純物拡散層が形成されており、かつソース側のサイドウ
オールの下部には低濃度拡散層と同種の不純物の高濃度
拡散層が形成された半導体装置である。
作 用
本発明に係るＭＯＳＦＥＴではドレイン側にのみｎ一層
が形成されているので、ソース・ドレイン間に付加され
るｎ一層の抵抗値が従来のＬＤＤ−ＭＯＳＦＥＴの場合
の半分に低減できる作用がある。
が形成されているので、ソース・ドレイン間に付加され
るｎ一層の抵抗値が従来のＬＤＤ−ＭＯＳＦＥＴの場合
の半分に低減できる作用がある。
実施例
本発明をｎチャンネル型ＭＯＳＦＥＴに適用した時の一
実施例を第１図に示す。
実施例を第１図に示す。
本発明のＭＯＳＦＥＴは、第１図にその要部の断面図を
示すように、ｐ型シリコン基板１と同基板上に形成され
たゲート酸化膜２と同酸化膜上に形成されたリンをドー
プしたポリシリコンからなるゲート電極３と、同ゲート
電極の両側壁に形成されたＣＶＤ酸化膜からなるサイド
ウオール４と、同サイドウオール下部に形成されたドレ
イン側の低濃度ｎ型（ｎ）拡散層５−ａと、同ドレイン
側のｎ−拡散層５−ａに接して形成されたドレイン側の
高濃度ｎ型（ｎ＋）拡散層６− ａとサイドウオール下
部に形成されたソース側のｎ＋拡散層６−すとで構成さ
れている。
示すように、ｐ型シリコン基板１と同基板上に形成され
たゲート酸化膜２と同酸化膜上に形成されたリンをドー
プしたポリシリコンからなるゲート電極３と、同ゲート
電極の両側壁に形成されたＣＶＤ酸化膜からなるサイド
ウオール４と、同サイドウオール下部に形成されたドレ
イン側の低濃度ｎ型（ｎ）拡散層５−ａと、同ドレイン
側のｎ−拡散層５−ａに接して形成されたドレイン側の
高濃度ｎ型（ｎ＋）拡散層６− ａとサイドウオール下
部に形成されたソース側のｎ＋拡散層６−すとで構成さ
れている。
さらに、サイドウオールはソース側とドレイン側で等し
く形成されており、かつｎ−拡散層６−ａはドレイン側
（Ｌｎ−Ｄ）にのみ形成されており、ホットキャリアの
発生はドレイン側のｎ−拡散層５− ａによって、大幅
に抑制でき、またＭＯＳＦＥＴのチャンネル抵抗の増大
に対してはソース側に低濃度の不純物拡散層を設けない
ことで対処した。
く形成されており、かつｎ−拡散層６−ａはドレイン側
（Ｌｎ−Ｄ）にのみ形成されており、ホットキャリアの
発生はドレイン側のｎ−拡散層５− ａによって、大幅
に抑制でき、またＭＯＳＦＥＴのチャンネル抵抗の増大
に対してはソース側に低濃度の不純物拡散層を設けない
ことで対処した。
次に本発明のＬＤＤ−ＭＯＳＦＥＴの製造方法の一実施
例を第２図を参照して説明する。
例を第２図を参照して説明する。
第２図ａに示すようにｐ型１ｏｏ基板１上に９００℃の
熱酸化によって厚さ約３００人のゲート酸化膜２を形成
する。
熱酸化によって厚さ約３００人のゲート酸化膜２を形成
する。
次に周知の減圧ＣＶＤ法によって厚さ約６００゜Ａのポ
リシリコン膜を形成し、熱拡散によってリンを約１ｏ２
０ｃｒｎ−３程度ドープした後、フォトレジスト７をマ
スクにして異方性エツチングを行ない、第２図ａに示す
ような側面がほぼ垂直なゲート電極３を形成する。
リシリコン膜を形成し、熱拡散によってリンを約１ｏ２
０ｃｒｎ−３程度ドープした後、フォトレジスト７をマ
スクにして異方性エツチングを行ない、第２図ａに示す
ような側面がほぼ垂直なゲート電極３を形成する。
次に、ゲート電極３をマスクにしてイオン注入法によっ
て、リンを加速エネルギ’％６０ Ｋｅｖ 、 ドー
ズ量６×１０ ｃｒｎ の条件でシリコン基板１中に
注入する。このリン注入時に注入方向を第２図すに示す
ようにドレイン側に約１００傾けて注入する。すると、
ゲート電極３のシャドウ効果によシ、ソース側のリンイ
オン注入層はゲート電極端部から約０．１μｍ離間して
形成される。この離間長はゲート電極の厚さＸ ｔａｎ
（注入傾斜角）にほぼ等しくなる。リンイオン注入後
、シリコン基板に９００℃、３０分間の熱処理を施して
、注入したリンを活性化及び拡散させて、第２図すに示
したような、ドレイン側とソース側で非対称なｎ−拡散
層５− ａとｓ−ｂを形成する。第２図すではソース側
のｎ−拡散層ｓ−ｂがゲート電極下部に達している状態
を示したが、ソース側のｎ−拡散層ｓ−ｂはゲート電極
３とオーバーラツプしなくても良い。
て、リンを加速エネルギ’％６０ Ｋｅｖ 、 ドー
ズ量６×１０ ｃｒｎ の条件でシリコン基板１中に
注入する。このリン注入時に注入方向を第２図すに示す
ようにドレイン側に約１００傾けて注入する。すると、
ゲート電極３のシャドウ効果によシ、ソース側のリンイ
オン注入層はゲート電極端部から約０．１μｍ離間して
形成される。この離間長はゲート電極の厚さＸ ｔａｎ
（注入傾斜角）にほぼ等しくなる。リンイオン注入後
、シリコン基板に９００℃、３０分間の熱処理を施して
、注入したリンを活性化及び拡散させて、第２図すに示
したような、ドレイン側とソース側で非対称なｎ−拡散
層５− ａとｓ−ｂを形成する。第２図すではソース側
のｎ−拡散層ｓ−ｂがゲート電極下部に達している状態
を示したが、ソース側のｎ−拡散層ｓ−ｂはゲート電極
３とオーバーラツプしなくても良い。
次に第２図Ｃに示すように、プラズマＣＶＤ法によって
、厚さ約３００ｏ人の酸化膜４′を形成し、その後反応
性イオンエツチング法によって、シリコン基板１の表面
が露出するまで異方性エツチングを行ない、第２図ｄに
示したようなサイドウオール４を形成する。この時形成
されるサイドウオールの幅は、ゲート電極の形状、プラ
ズマ酸化膜のステップカバージ、エツチングの異方度に
よって影響を受けるが、本実施例の場合、サイドウオー
ルの幅は１ｓｏＯ人であった。
、厚さ約３００ｏ人の酸化膜４′を形成し、その後反応
性イオンエツチング法によって、シリコン基板１の表面
が露出するまで異方性エツチングを行ない、第２図ｄに
示したようなサイドウオール４を形成する。この時形成
されるサイドウオールの幅は、ゲート電極の形状、プラ
ズマ酸化膜のステップカバージ、エツチングの異方度に
よって影響を受けるが、本実施例の場合、サイドウオー
ルの幅は１ｓｏＯ人であった。
次に、第２図ｄに示すように、サイドウオール４をマス
クにしてイオン注入法によってヒ素を加速エネルギ４０
Ｋｅｖ 、ドーズ量５×１ｏ ｒＩｎ の条件でシリ
コン基板１中に注入する。この時、ヒ素イオンの注入方
向を、す／イオンの注入方向と逆のソース側に約１００
傾けて注入する。今度は、サイドウオール４のシャドウ
効果により、ドレイン側のヒ素イオン注入層はゲート電
極端部から約０．１μｍ程度離間して形成される。この
離間長はサイドウオールの高さｘｔａｎ（注入傾斜角）
にほぼ等しくなる。ヒ素イオン注入後、シリコン基板１
に１０００ｔｌ： 、２０分間の熱処理を施して、注入
されたヒ素原子を活性化及び拡散させて、ｎ＋拡散層６
− ａとｅ−ｂを形成する。この時、ソース側のｎ＋拡
散層ｅ−ｂがｎ−拡散層ｓ−ｂを包含し、かつゲート電
極３とオーバーラツプすることによって、サイドウオー
ルはソース側とドレイン側で等しく形成され、かつｎ−
拡散層はドレイン側だけに形成されたＬＤＤ−ＭＯＳＦ
ＥＴが完成する。
クにしてイオン注入法によってヒ素を加速エネルギ４０
Ｋｅｖ 、ドーズ量５×１ｏ ｒＩｎ の条件でシリ
コン基板１中に注入する。この時、ヒ素イオンの注入方
向を、す／イオンの注入方向と逆のソース側に約１００
傾けて注入する。今度は、サイドウオール４のシャドウ
効果により、ドレイン側のヒ素イオン注入層はゲート電
極端部から約０．１μｍ程度離間して形成される。この
離間長はサイドウオールの高さｘｔａｎ（注入傾斜角）
にほぼ等しくなる。ヒ素イオン注入後、シリコン基板１
に１０００ｔｌ： 、２０分間の熱処理を施して、注入
されたヒ素原子を活性化及び拡散させて、ｎ＋拡散層６
− ａとｅ−ｂを形成する。この時、ソース側のｎ＋拡
散層ｅ−ｂがｎ−拡散層ｓ−ｂを包含し、かつゲート電
極３とオーバーラツプすることによって、サイドウオー
ルはソース側とドレイン側で等しく形成され、かつｎ−
拡散層はドレイン側だけに形成されたＬＤＤ−ＭＯＳＦ
ＥＴが完成する。
本実施例の製造方法ではリン及びヒ素の両元素とも傾け
て注入したが、注入角度、ゲート電極の厚さ、サイドウ
オールの高さ、熱処理条件等々を適当な値に設定すれば
、リーンまたはヒ素のどちらか一方のみを傾けて注入し
ても本発明のＬＤＤ−ＭＯＳＦＥＴを製造することがで
きる。
て注入したが、注入角度、ゲート電極の厚さ、サイドウ
オールの高さ、熱処理条件等々を適当な値に設定すれば
、リーンまたはヒ素のどちらか一方のみを傾けて注入し
ても本発明のＬＤＤ−ＭＯＳＦＥＴを製造することがで
きる。
また、この実施例のようにイオン注入の注入角を傾ける
方法に限らず、たとえばサイドウオールを片方づつ形成
してドレイン領域にのみｎ−拡散層を設ける方法など、
いかなる方法であっても、本発明の構造を実現できるも
のであれば、本発明の主旨を妨げるものでないことは勿
論である。
方法に限らず、たとえばサイドウオールを片方づつ形成
してドレイン領域にのみｎ−拡散層を設ける方法など、
いかなる方法であっても、本発明の構造を実現できるも
のであれば、本発明の主旨を妨げるものでないことは勿
論である。
発明の効果
・本発明によると、電界の強いドレイン側にのみｎ−拡
散層が形成されているので、ホットキャリア効果の抑制
及びチャンネル抵抗増大の抑制が同時に実現できる効果
を有する。
散層が形成されているので、ホットキャリア効果の抑制
及びチャンネル抵抗増大の抑制が同時に実現できる効果
を有する。
第１図は本発明の一実施例による半導体装置の要部の断
面図、第２図ａ −ｄはその製造方法を説明するだめの
図、第３図ａ、ｂは従来のＬＤＤ−ＭＯＳＦＥＴの断面
図および等価回路である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・ゲート電極、４・・・・・・
サイドウオール、５−ａ、５−ｂ・・・・・・ドレイン
側とソース側のｎ−拡散層、ｅ−ａ、６−ｂ・・・・・
・ドレイン側とソース側のｎ＋拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−Ｐをシリコン蚤枚 ２−−ケ“−ト駿イ乙辰 ３−ｍ−ゲートを壱ν １−”−−−ｎ’４Ｌ青（）髪（ドレインづ１１□りン
６−ｂ−−−ｒＩ一体ｔＪ（ソース長すンース側
Ｆレイ／預り第２図 ンースｌ！Ｊ Ｆ糾イン
櫃す第２図 第３図 島−島−
面図、第２図ａ −ｄはその製造方法を説明するだめの
図、第３図ａ、ｂは従来のＬＤＤ−ＭＯＳＦＥＴの断面
図および等価回路である。 １・・・・・・ｐ型シリコン基板、２・・・・・・ゲー
ト酸化膜、３・・・・・・ゲート電極、４・・・・・・
サイドウオール、５−ａ、５−ｂ・・・・・・ドレイン
側とソース側のｎ−拡散層、ｅ−ａ、６−ｂ・・・・・
・ドレイン側とソース側のｎ＋拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−Ｐをシリコン蚤枚 ２−−ケ“−ト駿イ乙辰 ３−ｍ−ゲートを壱ν １−”−−−ｎ’４Ｌ青（）髪（ドレインづ１１□りン
６−ｂ−−−ｒＩ一体ｔＪ（ソース長すンース側
Ｆレイ／預り第２図 ンースｌ！Ｊ Ｆ糾イン
櫃す第２図 第３図 島−島−
Claims (2)
- （１）半導体基板上に形成されたＭＯＳ型電界効果トラ
ンジスタのゲート電極の両側壁に、絶縁物からなる等し
い厚さのサイドウォールが形成され、前記サイドウォー
ルの片方の下部にのみ前記半導体基板と逆の伝導型を示
す低濃度の不純物拡散層が形成され、かつ、もう一方の
サイドウォールの下部には前記不純物と同族の不純物の
高濃度拡散層が形成されていることを特徴とする半導体
装置。 - （２）低濃度拡散層がＭＯＳ型電界効果トランジスタの
ドレイン側のサイドウォール下部に、さらに高濃度拡散
層がソース側のサイドウォール下部に形成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643385A JPH0638428B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643385A JPH0638428B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294868A true JPS61294868A (ja) | 1986-12-25 |
| JPH0638428B2 JPH0638428B2 (ja) | 1994-05-18 |
Family
ID=15175022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13643385A Expired - Lifetime JPH0638428B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638428B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215075A (ja) * | 1987-03-04 | 1988-09-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0214530A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-06-21 JP JP13643385A patent/JPH0638428B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215075A (ja) * | 1987-03-04 | 1988-09-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0214530A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638428B2 (ja) | 1994-05-18 |
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