JPH0638453B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0638453B2 JPH0638453B2 JP61108808A JP10880886A JPH0638453B2 JP H0638453 B2 JPH0638453 B2 JP H0638453B2 JP 61108808 A JP61108808 A JP 61108808A JP 10880886 A JP10880886 A JP 10880886A JP H0638453 B2 JPH0638453 B2 JP H0638453B2
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- Japan
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- semiconductor device
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライス方式の半導体装置に関し、特
にシリコンゲート電極を有するCMOS出力回路のパターン
レイアウトに関する。
にシリコンゲート電極を有するCMOS出力回路のパターン
レイアウトに関する。
〔従来の技術〕 マスタースライス方式とは、あらかじめ形成された半導
体素子群上に、要求する電気回路に応じて配線パターン
を形成する方式であり、従って各半導体素子はすべての
電気特性に応じられるような素子構成になっていた。
体素子群上に、要求する電気回路に応じて配線パターン
を形成する方式であり、従って各半導体素子はすべての
電気特性に応じられるような素子構成になっていた。
特にＣＭＯＳ出力回路の回路形式は第２図に示すよう
に、Ｐチャンネルトンラジスター（以下Ｐ−ｃｈと記
す）２１とＮチャンネルトンラジスター（以下Ｎ−ｃｈ
と記す）２２と直列に接続され共通ドレイン２３がパッ
ド２４に接続され共通ゲート２５が内部論理回路の信号
を受けるインバータ回路が複数個並列に使用された回路
形式が一般的であり、さらに出力回路の配置は第３図に
示すように、チップ３１の内部論理回路３３とパッド34
との間に規則的に配置された出力回路３２のＰ−ｃｈの
上層部に最高電位（以下ＶDDと記す）配線３５が布線さ
れ、Ｎ−ｃｈの上層部に最低電位（以下ＧＮＤと記す）
配線３６が布線されているのが一般的であった。そして
出力回路は駆動能力の違いに応じて並列接続する複数個
のインバータ回路の数を使い分ける事により要求を実現
していた。
に、Ｐチャンネルトンラジスター（以下Ｐ−ｃｈと記
す）２１とＮチャンネルトンラジスター（以下Ｎ−ｃｈ
と記す）２２と直列に接続され共通ドレイン２３がパッ
ド２４に接続され共通ゲート２５が内部論理回路の信号
を受けるインバータ回路が複数個並列に使用された回路
形式が一般的であり、さらに出力回路の配置は第３図に
示すように、チップ３１の内部論理回路３３とパッド34
との間に規則的に配置された出力回路３２のＰ−ｃｈの
上層部に最高電位（以下ＶDDと記す）配線３５が布線さ
れ、Ｎ−ｃｈの上層部に最低電位（以下ＧＮＤと記す）
配線３６が布線されているのが一般的であった。そして
出力回路は駆動能力の違いに応じて並列接続する複数個
のインバータ回路の数を使い分ける事により要求を実現
していた。
すなわち高駆動動作の要求に対しては第４図に示すよう
にインバータ回路４１〜４５を並列に接続し、共通ドレ
イン７１をパッド４７に接続し共通ゲート４８を内部論
理回路に接続する事により能力を実現し、低駆動動作の
要求に対しては第５図に示すように一部のインバータ回
路４２〜４５を並列に接続し、残りのインバータ回路４
９をオフ状態にしたものを用いる事により実現してい
た。低駆動動作におけるインバータ回路のオフ状態の回
路構成は、一般にＰ−ｃｈ側のゲート電極５０をＶDDに
接続し、Ｎ−ｃｈ側のゲート電極５１をＧＮＤに接続す
る事により実現している。
にインバータ回路４１〜４５を並列に接続し、共通ドレ
イン７１をパッド４７に接続し共通ゲート４８を内部論
理回路に接続する事により能力を実現し、低駆動動作の
要求に対しては第５図に示すように一部のインバータ回
路４２〜４５を並列に接続し、残りのインバータ回路４
９をオフ状態にしたものを用いる事により実現してい
た。低駆動動作におけるインバータ回路のオフ状態の回
路構成は、一般にＰ−ｃｈ側のゲート電極５０をＶDDに
接続し、Ｎ−ｃｈ側のゲート電極５１をＧＮＤに接続す
る事により実現している。
以上の要求を満足するためにCMOS 出力回路のパターン
構成は第６図に示すように公知の技術により、Ｐ型基板
上にＰ−ｃｈは廻りをＶDDに印加されたＮ+型領域６２
に囲まれたＮ型領域６３を被ったゲート酸化膜上に、一
定方向、一定間隔で形成した複数個のシリコンゲート電
極１０１〜１０５，及びシリコンゲート電極１０１〜１
０５間のＮ型領域６３中に形成したＰ型領域１１１，１
１３，１１５をソース電極として用い、Ｐ型領域１１
２，１１４，１１６をドレイン電極として用いる事によ
り形成し、Ｎ−ｃｈは廻りをＧＮＤに印加されたＰ+ 型
領域６４に囲まれたＰ型領域６５を被ったゲート酸化膜
上に一定方向、一定間隔で形成した複数個のシリコンゲ
ート電極２０１〜２０５，及びシリコンゲート電極２０
１〜２０５間のＰ型領域６５中に形成したＮ型領域２２
１，２１３，２１５をソース電極として用い、Ｎ型領域
２１２，２１４，２１５をドレイン電極として用いる事
により構成していた。
構成は第６図に示すように公知の技術により、Ｐ型基板
上にＰ−ｃｈは廻りをＶDDに印加されたＮ+型領域６２
に囲まれたＮ型領域６３を被ったゲート酸化膜上に、一
定方向、一定間隔で形成した複数個のシリコンゲート電
極１０１〜１０５，及びシリコンゲート電極１０１〜１
０５間のＮ型領域６３中に形成したＰ型領域１１１，１
１３，１１５をソース電極として用い、Ｐ型領域１１
２，１１４，１１６をドレイン電極として用いる事によ
り形成し、Ｎ−ｃｈは廻りをＧＮＤに印加されたＰ+ 型
領域６４に囲まれたＰ型領域６５を被ったゲート酸化膜
上に一定方向、一定間隔で形成した複数個のシリコンゲ
ート電極２０１〜２０５，及びシリコンゲート電極２０
１〜２０５間のＰ型領域６５中に形成したＮ型領域２２
１，２１３，２１５をソース電極として用い、Ｎ型領域
２１２，２１４，２１５をドレイン電極として用いる事
により構成していた。
従来、低駆動動作を実現するために用いていたパターン
形状は、２層配線構造においては、第７図に示すように
オフ状態にするべきインバータ回路はＰ−ｃｈ側はシリ
コンゲート電極１０１を第１の絶縁膜に設けた第１の開
孔部７１を介して１層配線７２に接続させ、さらに１層
配線７２上に第２の絶縁膜に設けた第２の開孔部７３を
介して、ＶDDを供給する２層電源配線７４に接続され、
又Ｎ−ｃｈ側はシリコンゲート電極２０１を第１の絶縁
膜に設けた第１の開孔部７５を介して１層配線７６に接
続させ、さらに１層配線７６上に第２の絶縁膜に設けた
第２の開孔部７７を介して、ＧＮＤを供給する２層電源
配線７８に接続させた構造になっていた。
形状は、２層配線構造においては、第７図に示すように
オフ状態にするべきインバータ回路はＰ−ｃｈ側はシリ
コンゲート電極１０１を第１の絶縁膜に設けた第１の開
孔部７１を介して１層配線７２に接続させ、さらに１層
配線７２上に第２の絶縁膜に設けた第２の開孔部７３を
介して、ＶDDを供給する２層電源配線７４に接続され、
又Ｎ−ｃｈ側はシリコンゲート電極２０１を第１の絶縁
膜に設けた第１の開孔部７５を介して１層配線７６に接
続させ、さらに１層配線７６上に第２の絶縁膜に設けた
第２の開孔部７７を介して、ＧＮＤを供給する２層電源
配線７８に接続させた構造になっていた。
上述した従来の低駆動動作を実現するための出力回路の
パターンレイアウト構成は、オフ状態を実現する１部の
インバータ回路はシリコンゲート電極より１層配線を介
して２層電源配線に接続されていたため、特にシリコン
ゲート電極と１層配線とを接続する第１の開孔部におい
てシリコンの析出による導通不良が発生するという欠点
がある。特に２層電源配線がAl−siと称するシリコンを
含んだアルミニウムによる金属である時上記のシリコン
の析出が顕著となる。
パターンレイアウト構成は、オフ状態を実現する１部の
インバータ回路はシリコンゲート電極より１層配線を介
して２層電源配線に接続されていたため、特にシリコン
ゲート電極と１層配線とを接続する第１の開孔部におい
てシリコンの析出による導通不良が発生するという欠点
がある。特に２層電源配線がAl−siと称するシリコンを
含んだアルミニウムによる金属である時上記のシリコン
の析出が顕著となる。
すなわち、シリコンの析出による導通不良とは、雑誌、
日経マイクロデバイス、１９８５年９月号、７７〜８０
頁に掲載されている「１μｍ を境に厳しさが一気に増
すＡｌ配線技術、コンタクト抵抗」にて明らかなように
熱処理によりＡｌ中に溶けたＳｉが冷却時にシリコン露
出部を中心としたコンタクト部に析出してくる現象によ
るものである。
日経マイクロデバイス、１９８５年９月号、７７〜８０
頁に掲載されている「１μｍ を境に厳しさが一気に増
すＡｌ配線技術、コンタクト抵抗」にて明らかなように
熱処理によりＡｌ中に溶けたＳｉが冷却時にシリコン露
出部を中心としたコンタクト部に析出してくる現象によ
るものである。
析出したシリコンはＰ型Ｓｉであり、特にシリコンゲー
ト部がＮ型不純物を有する時はＰＮ接合が形成されてし
まうという欠点があり、又シリコンゲート電極部と一層
配線間に析出したシリコンは導通個所を高抵抗にしてし
まうため、導通不良となる欠点があった。
ト部がＮ型不純物を有する時はＰＮ接合が形成されてし
まうという欠点があり、又シリコンゲート電極部と一層
配線間に析出したシリコンは導通個所を高抵抗にしてし
まうため、導通不良となる欠点があった。
本発明の半導体装置は、半導体基板上に設けたＣＭＯＳ
半導体素子のゲート電極に電源電圧が印加された拡散層
を介して電源電圧を供給する事を特徴とする。
半導体素子のゲート電極に電源電圧が印加された拡散層
を介して電源電圧を供給する事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のパターンレイアウト図であ
り、第６図に示したＣＭＯＳ出力回路のパターンい構成
上に配線を布す事により低駆動動作を実現するため配線
レイアウト図である。
り、第６図に示したＣＭＯＳ出力回路のパターンい構成
上に配線を布す事により低駆動動作を実現するため配線
レイアウト図である。
すなわち、等価回路として第５図に示したCMOS出力回路
を実現すべく、オフ状態にすべき第５図におけるインバ
ータ回路４９を、Ｐ−ｃｈ側はシリコンゲート電極１０
１を第１の絶縁膜に設けた第１の開孔部１１を介して１
層配線１２に接続させ、さらに１層配線１２の他方側を
Ｐ−ｃｈの廻りを囲ったＶDDが印加されたＮ+型領域６
２と第１の絶縁膜に設けた第３の開孔部１３を介して接
続させる事によりオフ状態にし、Ｎ−ｃｈ側はシリコン
ゲート電極２０１を第１の絶縁膜に設けた第１の開孔部
１４を介して１層配線１５に接続させ、さらに１層配線
１５の他方側をＮ−ｃｈの廻りを囲ったＧＮＤが印加さ
れたＰ+型領域６４と第１の絶縁膜に設けた第３の開孔
部１６を介して接続させる事により実現した。
を実現すべく、オフ状態にすべき第５図におけるインバ
ータ回路４９を、Ｐ−ｃｈ側はシリコンゲート電極１０
１を第１の絶縁膜に設けた第１の開孔部１１を介して１
層配線１２に接続させ、さらに１層配線１２の他方側を
Ｐ−ｃｈの廻りを囲ったＶDDが印加されたＮ+型領域６
２と第１の絶縁膜に設けた第３の開孔部１３を介して接
続させる事によりオフ状態にし、Ｎ−ｃｈ側はシリコン
ゲート電極２０１を第１の絶縁膜に設けた第１の開孔部
１４を介して１層配線１５に接続させ、さらに１層配線
１５の他方側をＮ−ｃｈの廻りを囲ったＧＮＤが印加さ
れたＰ+型領域６４と第１の絶縁膜に設けた第３の開孔
部１６を介して接続させる事により実現した。
地上説明したように本発明は、出力回路を低駆動動作さ
せる際のオフ状態とするインバータ回路を構成するＰ−
ｃｈ，Ｎ−ｃｈのゲート電極と出力回路のＰ−ｃｈ，Ｎ
−ｃｈ各々の廻りを囲っている各々ＶDD，ＧＮＤが印加
されたＮ+領域、Ｐ+領域とを一層配線を介して接続する
ことにより、熱処理により一層配線中にとけ込むＳｉを
微少としシリコンの析出による導通不良を防止できる効
果がある。
せる際のオフ状態とするインバータ回路を構成するＰ−
ｃｈ，Ｎ−ｃｈのゲート電極と出力回路のＰ−ｃｈ，Ｎ
−ｃｈ各々の廻りを囲っている各々ＶDD，ＧＮＤが印加
されたＮ+領域、Ｐ+領域とを一層配線を介して接続する
ことにより、熱処理により一層配線中にとけ込むＳｉを
微少としシリコンの析出による導通不良を防止できる効
果がある。
第１図は本発明の一実施例の低駆動動作における出力回
路のパターンレイアウト図、第２図は出力回路として一
般に用いられているインバータの回路図、第３図はマス
タースライス方式によるチップレイアウト図、第４図は
高駆動動作を行う出力インバータの回路図、第５図は低
駆動動作を行う出力インバータの回路図、第６図は出力
インバータ回路を構成する半導体素子レイアウト図、第
７図は従来の低駆動動作における出力回路のパターンレ
イアウト図である。 １１，１４，７１，７５……第１の開孔部、１２，１
５，７２，７６……一層配線、１３，１６……第３の開
孔部、７３，７７……第２の開孔部、２１……Ｐチャン
ネルトランジスター、２２……Ｎチャンネルトランジス
タ、２３，４６……共通ドレイン、２４，４７……パッ
ド、３５，４８……共通ゲート、３１……チップ、３２
……出力回路、３３……内部論理回路、３４……パッ
ド、３５……ＶDD配線、３６……ＧＮＤ配線、４１〜４
５……インバータ回路、４６……共通ドレイン、４７…
…パッド、４８……共通ゲート、４９……オフ状態のイ
ンバータ回路、５０……ゲート電極、６２……Ｎ+領
域、６３……Ｎ型領域、６４……Ｐ+領域、６５……Ｐ
型領域、７４，７８……２層電源配線、１０１〜１０
５，２０１〜２０５……シリコンゲート電極、１１１〜
１１６……Ｐ型領域（ソース・ドレイン）、２１１〜２
１６……Ｎ型領域（ソース・ドレイン）、１２１〜１２
５，２２１〜２２５……コンタクト部。
路のパターンレイアウト図、第２図は出力回路として一
般に用いられているインバータの回路図、第３図はマス
タースライス方式によるチップレイアウト図、第４図は
高駆動動作を行う出力インバータの回路図、第５図は低
駆動動作を行う出力インバータの回路図、第６図は出力
インバータ回路を構成する半導体素子レイアウト図、第
７図は従来の低駆動動作における出力回路のパターンレ
イアウト図である。 １１，１４，７１，７５……第１の開孔部、１２，１
５，７２，７６……一層配線、１３，１６……第３の開
孔部、７３，７７……第２の開孔部、２１……Ｐチャン
ネルトランジスター、２２……Ｎチャンネルトランジス
タ、２３，４６……共通ドレイン、２４，４７……パッ
ド、３５，４８……共通ゲート、３１……チップ、３２
……出力回路、３３……内部論理回路、３４……パッ
ド、３５……ＶDD配線、３６……ＧＮＤ配線、４１〜４
５……インバータ回路、４６……共通ドレイン、４７…
…パッド、４８……共通ゲート、４９……オフ状態のイ
ンバータ回路、５０……ゲート電極、６２……Ｎ+領
域、６３……Ｎ型領域、６４……Ｐ+領域、６５……Ｐ
型領域、７４，７８……２層電源配線、１０１〜１０
５，２０１〜２０５……シリコンゲート電極、１１１〜
１１６……Ｐ型領域（ソース・ドレイン）、２１１〜２
１６……Ｎ型領域（ソース・ドレイン）、１２１〜１２
５，２２１〜２２５……コンタクト部。
Claims (1)
- 【請求項１】上層配線による電源配線直下に設けられ、
複数のトランジスタを並列接続してなるＣＭＯＳ出力回
路を有する半導体装置において、前記複数のトランジス
タのうち一部のトランジスタのゲート電極は１層配線を
介して前記複数のトランジスタの周囲を取囲んで設けら
れた前記トランジスタをオフ状態とする電位が印加され
た拡散層に接続されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108808A JPH0638453B2 (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108808A JPH0638453B2 (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62264640A JPS62264640A (ja) | 1987-11-17 |
| JPH0638453B2 true JPH0638453B2 (ja) | 1994-05-18 |
Family
ID=14494010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108808A Expired - Lifetime JPH0638453B2 (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638453B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1986
- 1986-05-12 JP JP61108808A patent/JPH0638453B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62264640A (ja) | 1987-11-17 |
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