JPH0638476B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0638476B2 JPH0638476B2 JP59232870A JP23287084A JPH0638476B2 JP H0638476 B2 JPH0638476 B2 JP H0638476B2 JP 59232870 A JP59232870 A JP 59232870A JP 23287084 A JP23287084 A JP 23287084A JP H0638476 B2 JPH0638476 B2 JP H0638476B2
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- Japan
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- epitaxial layer
- pnp transistor
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- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0114—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including vertical BJTs and lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/63—Combinations of vertical and lateral BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はｎｐｎトランジスタとｐｎｐトランジスタとを
それぞれ具備する半導体装置に関する。
それぞれ具備する半導体装置に関する。
従来の技術 従来、この種の半導体装置として、バイポーラＩＣが知
られている。このバイポーラＩＣを構成する素子として
は、通常ｎｐｎトランジスタが主として用いられ、回路
構成上混用すると有利な場合にはｎｐｎトランジスタが
併用されている。このｐｎｐトランジスタには、動作方
向が基板表面と平行な横形ｐｎｐトランジスタ（または
ラテラルｐｎｐトランジスタ）と、動作方向が基板表面
と垂直な縦形トランジスタ（またはサブｐｎｐトランジ
スタ）とがある。
られている。このバイポーラＩＣを構成する素子として
は、通常ｎｐｎトランジスタが主として用いられ、回路
構成上混用すると有利な場合にはｎｐｎトランジスタが
併用されている。このｐｎｐトランジスタには、動作方
向が基板表面と平行な横形ｐｎｐトランジスタ（または
ラテラルｐｎｐトランジスタ）と、動作方向が基板表面
と垂直な縦形トランジスタ（またはサブｐｎｐトランジ
スタ）とがある。
これらのｎｐｎトランジスタ、横形ｐｎｐトランジスタ
及び縦形ｐｎｐトランジスタを同時に用いたバイポーラ
ＩＣは、従来例えば第５Ａ図〜第５Ｃ図に示すような方
法により製造されている。すなわち、まず第５Ａ図に示
すように、ｐ型シリコン基板１にn+型の埋込層２，３を
形成し、次いでこのｐ型シリコン基板１上にｎ型のシリ
コンエピタキシヤル層４を形成した後、このシリコンエ
ピタキシヤル層４中にｐ型シリコン基板１にまで達する
p+型の分散拡散領域５を形成する。次に第５Ｂ図に示す
ように、上記シリコンエピタキシヤル層４にｎｐｎトラ
ンジスタ用のｐ型のベース領域７と、縦形ｐｎｐトラン
ジスタ用のｐ型のエミツタ領域８及びコレクタ取出し領
域９と、横形ｐｎｐトランジスタ用のｐ型のエミツタ領
域１０及びコレクタ領域１１とをそれぞれ形成する。次
に第５Ｃ図に示すように、シリコンエピタキシヤル層４
にｎｐｎトランジスタ用のn+型のエミッタ領域１２及び
コレクタ取出し領域１３と、縦形ｐｎｐトランジスタ用
のn+型のベース取出し領域１４と、横形ｐｎｐトランジ
スタ用のベース取出し領域１５とをそれぞれ形成する。
この後、上記各領域７〜１５に電極（図示せず）を形成
して、バイポーラＩＣを完成させる。
及び縦形ｐｎｐトランジスタを同時に用いたバイポーラ
ＩＣは、従来例えば第５Ａ図〜第５Ｃ図に示すような方
法により製造されている。すなわち、まず第５Ａ図に示
すように、ｐ型シリコン基板１にn+型の埋込層２，３を
形成し、次いでこのｐ型シリコン基板１上にｎ型のシリ
コンエピタキシヤル層４を形成した後、このシリコンエ
ピタキシヤル層４中にｐ型シリコン基板１にまで達する
p+型の分散拡散領域５を形成する。次に第５Ｂ図に示す
ように、上記シリコンエピタキシヤル層４にｎｐｎトラ
ンジスタ用のｐ型のベース領域７と、縦形ｐｎｐトラン
ジスタ用のｐ型のエミツタ領域８及びコレクタ取出し領
域９と、横形ｐｎｐトランジスタ用のｐ型のエミツタ領
域１０及びコレクタ領域１１とをそれぞれ形成する。次
に第５Ｃ図に示すように、シリコンエピタキシヤル層４
にｎｐｎトランジスタ用のn+型のエミッタ領域１２及び
コレクタ取出し領域１３と、縦形ｐｎｐトランジスタ用
のn+型のベース取出し領域１４と、横形ｐｎｐトランジ
スタ用のベース取出し領域１５とをそれぞれ形成する。
この後、上記各領域７〜１５に電極（図示せず）を形成
して、バイポーラＩＣを完成させる。
このようにして製造される第５Ｃ図に示すバイポーラＩ
Ｃにおいては、エミツタ領域１２と、ベース領域７と、
このベース領域７と埋込層３との間のシリコンエピタキ
シヤル層４から成るコレクタ領域１６とでｎｐｎトラン
ジスタ１７が構成されている。またエミツタ領域８と、
このエミツタ領域８の下方のシリコンエピタキシヤル層
４から成るベース領域１８と、上記エミツタ領域８の下
方のｐ型シリコン基板１から成るコレクタ領域１９とで
縦形ｐｎｐトランジスタ２０が構成されている。さらに
エミツタ領域１０と、コレクタ領域１１と、これらのエ
ミツタ領域１０及びコレクタ領域１１間のシリコンエピ
タキシヤル層４から成るベース領域２１とで横形ｐｎｐ
トランジスタ２２が構成されている。なお縦形ｐｎｐト
ランジスタ２０の下方に埋込層を設けていないのは、直
流電流増幅率hFEを得るためである。
Ｃにおいては、エミツタ領域１２と、ベース領域７と、
このベース領域７と埋込層３との間のシリコンエピタキ
シヤル層４から成るコレクタ領域１６とでｎｐｎトラン
ジスタ１７が構成されている。またエミツタ領域８と、
このエミツタ領域８の下方のシリコンエピタキシヤル層
４から成るベース領域１８と、上記エミツタ領域８の下
方のｐ型シリコン基板１から成るコレクタ領域１９とで
縦形ｐｎｐトランジスタ２０が構成されている。さらに
エミツタ領域１０と、コレクタ領域１１と、これらのエ
ミツタ領域１０及びコレクタ領域１１間のシリコンエピ
タキシヤル層４から成るベース領域２１とで横形ｐｎｐ
トランジスタ２２が構成されている。なお縦形ｐｎｐト
ランジスタ２０の下方に埋込層を設けていないのは、直
流電流増幅率hFEを得るためである。
上述の第５Ｃ図に示すバイポーラＩＣは次のような欠点
を有している。すなわち、低電圧、高速バイポーラＩＣ
を得るためには、シリコンエピタキシヤル層４の厚さを
１〜２μｍ程度に薄くする必要があるが、このようにシ
リコンエピタキシヤル層４を薄くすると横形ｐｎｐトラ
ンジスタ２２のhFEが低下してしまうので、これを防止
するためにはベース幅Ｗを小さく設計する必要がある。
しかしながら、Ｗを例えば２μｍ程度に小さくすると、
コレクタ・エミツタ間でパンチスルーが起きてしまうと
いう欠点がある。同様に縦形ｐｎｐトランジスタ２０
も、シリコンエピタキシヤル層４が薄くなると縦方向に
パンチスルーが起きてしまうという欠点がある。
を有している。すなわち、低電圧、高速バイポーラＩＣ
を得るためには、シリコンエピタキシヤル層４の厚さを
１〜２μｍ程度に薄くする必要があるが、このようにシ
リコンエピタキシヤル層４を薄くすると横形ｐｎｐトラ
ンジスタ２２のhFEが低下してしまうので、これを防止
するためにはベース幅Ｗを小さく設計する必要がある。
しかしながら、Ｗを例えば２μｍ程度に小さくすると、
コレクタ・エミツタ間でパンチスルーが起きてしまうと
いう欠点がある。同様に縦形ｐｎｐトランジスタ２０
も、シリコンエピタキシヤル層４が薄くなると縦方向に
パンチスルーが起きてしまうという欠点がある。
発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、従来のパイポーラＩ
Ｃ等の半導体装置が有する上述のような欠点を是正した
半導体装置を提供することを目的とする。
Ｃ等の半導体装置が有する上述のような欠点を是正した
半導体装置を提供することを目的とする。
問題点を解決するための手段 本発明に係る半導体装置は、ｎｐｎトランジスタ（例え
ばｎｐｎトランジスタ１７）とｐｎｐトランジスタ（例
えば横型ｐｎｐトランジスタ２２及び縦型ｐｎｐトラン
ジスタ２０）とをそれぞれ具備する半導体装置（例えば
バイポーラＩＣ）において、半導体基板（例えばｐ型シ
リコン基板１）上にｎ型エピタキシャル層（例えばシリ
コンエピタキシャル層４）を設けると共に、上記ｎ型エ
ピタキシャル層中に上記ｎｐｎトランジスタを設け、更
に、上記ｎ型エピタキシャル層よりも高いｎ型不純物濃
度を有するｎ型半導体領域（例えばｎ型領域２６、２
７）を上記ｎ型エピタキシャル層中に直接設けると共
に、上記ｎ型半導体領域中に上記ｐｎｐトランジタを設
けている。
ばｎｐｎトランジスタ１７）とｐｎｐトランジスタ（例
えば横型ｐｎｐトランジスタ２２及び縦型ｐｎｐトラン
ジスタ２０）とをそれぞれ具備する半導体装置（例えば
バイポーラＩＣ）において、半導体基板（例えばｐ型シ
リコン基板１）上にｎ型エピタキシャル層（例えばシリ
コンエピタキシャル層４）を設けると共に、上記ｎ型エ
ピタキシャル層中に上記ｎｐｎトランジスタを設け、更
に、上記ｎ型エピタキシャル層よりも高いｎ型不純物濃
度を有するｎ型半導体領域（例えばｎ型領域２６、２
７）を上記ｎ型エピタキシャル層中に直接設けると共
に、上記ｎ型半導体領域中に上記ｐｎｐトランジタを設
けている。
また、上記ｎｐｎトランジスタは横形ｐｎｐトランジス
タであることが好ましい。
タであることが好ましい。
また、上記ｎ型不純物濃度は、１×１０16ｃｍ-3以上〜
１×１０17ｃｍ-3以下の範囲であることが好ましい。
１×１０17ｃｍ-3以下の範囲であることが好ましい。
実施例 以下本発明に係る半導体装置をバイポーラＩＣに適用し
た一実施例につち図面に基づいて説明する。なお以下の
第１Ａ図〜第１Ｄ図においては、第５Ａ図〜第５Ｃ図と
同一部分には同一の符号を付し、必要に応じてその説明
を省略する。
た一実施例につち図面に基づいて説明する。なお以下の
第１Ａ図〜第１Ｄ図においては、第５Ａ図〜第５Ｃ図と
同一部分には同一の符号を付し、必要に応じてその説明
を省略する。
まず本実施例によるバイポーラＩＣの製造方法につき説
明する。
明する。
第１Ａ図に示すように、まずｐ型シリコン基板１にヒ素
(As)、アンチモン(Sb)等のｎ型の不純物を高濃度に拡散
させてn+型の埋込層２，３を形成した後、ｐ型シリコン
基板１上に例えば厚さが２μｍで比抵抗ρが１Ωcmのｎ
型のシリコンエピタキシヤル層４を形成する。次にこの
シリコンエピタキシヤル層４の表面にSiO2膜２４を形成
した後、このSiO2膜２４を介してこのシリコンエピタキ
シヤル層４中にAs等のｎ型不純物を設定条件で選択的に
イオン注入する（シリコンエピタキシヤル層４中の注入
不純物をＯで表す）。
(As)、アンチモン(Sb)等のｎ型の不純物を高濃度に拡散
させてn+型の埋込層２，３を形成した後、ｐ型シリコン
基板１上に例えば厚さが２μｍで比抵抗ρが１Ωcmのｎ
型のシリコンエピタキシヤル層４を形成する。次にこの
シリコンエピタキシヤル層４の表面にSiO2膜２４を形成
した後、このSiO2膜２４を介してこのシリコンエピタキ
シヤル層４中にAs等のｎ型不純物を設定条件で選択的に
イオン注入する（シリコンエピタキシヤル層４中の注入
不純物をＯで表す）。
次に、第１Ｂ図に示すように、SiO2間２４の所定部分を
エツチング除去して開口２４ａ〜２４ｄを形成した後、
これらの開口２４ａ〜２４ｄを通じでｐ型不純物、例え
ばホウ素(B)をシリコンエピタキシヤル層４中に拡散さ
せて、ｐ型シリコン基板１にまで達するp+型の分離拡散
領域５を形成する。この分離拡散領域５を形成するため
の熱処理の際には、シリコンエピタキシヤル層４中の上
記注入不純物が深さ方向に拡散されると共に電気的に活
性化される。その結果、シリコンエピタキシヤル層４中
にこのシリコンエピタキシヤル層４の不純物濃度よりも
高く、また後述のｎｐｎトランジスタ１７のベース領域
７の不純物濃度よりも低い不純物濃度、例えば５×１０
16cm-3程度のｎ型領域２６〜２８を形成する。この後、
SiO2膜２４をエツチング除去する。
エツチング除去して開口２４ａ〜２４ｄを形成した後、
これらの開口２４ａ〜２４ｄを通じでｐ型不純物、例え
ばホウ素(B)をシリコンエピタキシヤル層４中に拡散さ
せて、ｐ型シリコン基板１にまで達するp+型の分離拡散
領域５を形成する。この分離拡散領域５を形成するため
の熱処理の際には、シリコンエピタキシヤル層４中の上
記注入不純物が深さ方向に拡散されると共に電気的に活
性化される。その結果、シリコンエピタキシヤル層４中
にこのシリコンエピタキシヤル層４の不純物濃度よりも
高く、また後述のｎｐｎトランジスタ１７のベース領域
７の不純物濃度よりも低い不純物濃度、例えば５×１０
16cm-3程度のｎ型領域２６〜２８を形成する。この後、
SiO2膜２４をエツチング除去する。
次に第１Ｃ図に示すように、上記ｎ型領域２６中にそれ
ぞれｐ型のコレクタ領域１１及びエミツタ領域１０を、
上記ｎ型領域２７中にｐ型のエミツタ領域８を、また上
記シリコンエピタキシヤル層４中にｐ型ベース領域７を
形成する。この後、上記ベース領域７にp+型のグラフト
・ベース領域２９を、また上記エミツタ領域８，１０に
それぞれp+型領域３０，３１を形成する。
ぞれｐ型のコレクタ領域１１及びエミツタ領域１０を、
上記ｎ型領域２７中にｐ型のエミツタ領域８を、また上
記シリコンエピタキシヤル層４中にｐ型ベース領域７を
形成する。この後、上記ベース領域７にp+型のグラフト
・ベース領域２９を、また上記エミツタ領域８，１０に
それぞれp+型領域３０，３１を形成する。
次に第１Ｄ図に示すように、ｎ型領域２６〜２８にそれ
ぞれn+型のベース取出し領域１５，１４、コレクタ取出
し領域１３をそれぞれ形成すると共に、ベース領域７中
にn+型のエミツタ領域１２を形成した後、各領域９，１
１〜１５，２９〜３１にそれぞれ電極（図示せず）を形
成して、目的とするバイポーラＩＣを完成させる。
ぞれn+型のベース取出し領域１５，１４、コレクタ取出
し領域１３をそれぞれ形成すると共に、ベース領域７中
にn+型のエミツタ領域１２を形成した後、各領域９，１
１〜１５，２９〜３１にそれぞれ電極（図示せず）を形
成して、目的とするバイポーラＩＣを完成させる。
上述のようにして製造された第１Ｄ図に示すパイポーラ
ＩＣにおける横形ｐｎｐトランジスタ２２の動作周波数
fTとコレクタ電流ICとの関係をベース幅Ｗをパラメータ
として第２図に示す。またこの横形ｐｎｐトランジス２
２の直流電流増幅率hFE及びコレクタ・エミツタ間耐圧
ＶCEOとベース幅Ｗとの関係を第３図に示す。
ＩＣにおける横形ｐｎｐトランジスタ２２の動作周波数
fTとコレクタ電流ICとの関係をベース幅Ｗをパラメータ
として第２図に示す。またこの横形ｐｎｐトランジス２
２の直流電流増幅率hFE及びコレクタ・エミツタ間耐圧
ＶCEOとベース幅Ｗとの関係を第３図に示す。
この第３図から明らかなように、Ｗ＝２μｍにすると、
従来ではＶCEOが５Ｖ以下となつてパンチスルーが起き
てしまうのに対して、本実施例によればhFEをあまり低
下させることなくＶCEOを１０Ｖ程度と従来に比べて高
くすることができる。このため、第２図から明らかなよ
うに、５０〜６０ＭHz程度の地のfTを得ることができ
る。
従来ではＶCEOが５Ｖ以下となつてパンチスルーが起き
てしまうのに対して、本実施例によればhFEをあまり低
下させることなくＶCEOを１０Ｖ程度と従来に比べて高
くすることができる。このため、第２図から明らかなよ
うに、５０〜６０ＭHz程度の地のfTを得ることができ
る。
次に上述の実施例によるバイポーラＩＣにおける縦形ｐ
ｎｐトランジスタ２０のfTとICとの関係を第４図に示
す。この第４図から明らかなように、従来のバイポーラ
ＩＣにおける縦形ｐｎｐトランジスタ２０においてもパ
ンチスルーが起きない厚さ（５μｍ以上）のシリコンエ
ピタキシヤル層４を用いた場合には２０ＭHz程度の地の
fTしか得られないのに対して、本実施例によれば、厚さ
２μｍのシリコンエピタキシヤル層４を用いることによ
り１０ＭHz程度の値のfTを得ることができ、しかもＶ
CEOを１５Ｖ以上とすることができる。
ｎｐトランジスタ２０のfTとICとの関係を第４図に示
す。この第４図から明らかなように、従来のバイポーラ
ＩＣにおける縦形ｐｎｐトランジスタ２０においてもパ
ンチスルーが起きない厚さ（５μｍ以上）のシリコンエ
ピタキシヤル層４を用いた場合には２０ＭHz程度の地の
fTしか得られないのに対して、本実施例によれば、厚さ
２μｍのシリコンエピタキシヤル層４を用いることによ
り１０ＭHz程度の値のfTを得ることができ、しかもＶ
CEOを１５Ｖ以上とすることができる。
このように、上述の実施例によれば、シリコンエピタキ
シヤル層４の厚さを例えば２μｍと極めて薄くした場合
においても、横形ｐｎｐトランジスタ２２及び縦形ｐｎ
ｐトランジスタ２０のＶCEOを十分に高くすることがで
きるので、パンチスルーを起こすことなく従来に比べて
極めて高いfTを得ることができる。このようにパンチス
ルーが起きるのを防止することができるのは、次のよう
な理由による。すなわちシリコンエピタキシヤル層４中
にこのシリコンエピタキシヤル層４よりも不純物濃度の
高いｎ型領域２６，２７を形成し、これらのｎ形領域２
６，２７中にそれぞれ横形ｐｎｐトランジスタ２２及び
縦形ｐｎｐトランジスタ２０を形成しているので、コレ
クタ・ベース間の接合における空乏層のベース側への広
がりを不純物濃度が高い分だけ従来に比べて小さくする
ことができるためである。
シヤル層４の厚さを例えば２μｍと極めて薄くした場合
においても、横形ｐｎｐトランジスタ２２及び縦形ｐｎ
ｐトランジスタ２０のＶCEOを十分に高くすることがで
きるので、パンチスルーを起こすことなく従来に比べて
極めて高いfTを得ることができる。このようにパンチス
ルーが起きるのを防止することができるのは、次のよう
な理由による。すなわちシリコンエピタキシヤル層４中
にこのシリコンエピタキシヤル層４よりも不純物濃度の
高いｎ型領域２６，２７を形成し、これらのｎ形領域２
６，２７中にそれぞれ横形ｐｎｐトランジスタ２２及び
縦形ｐｎｐトランジスタ２０を形成しているので、コレ
クタ・ベース間の接合における空乏層のベース側への広
がりを不純物濃度が高い分だけ従来に比べて小さくする
ことができるためである。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。例えば、上述の実施
例においてはｎ型領域２６〜２８の不純物濃度を５×１
０16cm-3としたが、必要に応じて不純物濃度をこれより
も高くすることも低くすることも可能である。しかし、
パンチスルーを効果的に防止すること等のためには、１
×１０16〜１×１０17cm-3の範囲の不純物濃度とするの
が好ましい。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。例えば、上述の実施
例においてはｎ型領域２６〜２８の不純物濃度を５×１
０16cm-3としたが、必要に応じて不純物濃度をこれより
も高くすることも低くすることも可能である。しかし、
パンチスルーを効果的に防止すること等のためには、１
×１０16〜１×１０17cm-3の範囲の不純物濃度とするの
が好ましい。
発明の効果 本発明に係る半導体装置によれば、半導体基板上に設け
られているｎ型エピタキシヤル層中にｎｐｎトランジス
タを設けると共に、上記ｎ型エピタキシヤル成長層中に
設けられかつこのｎ型エピタキシヤル層よりも不純物濃
度の高いｎ型半導体領域中にｐｎｐトランジスタを設け
ているので、ｎ型エピタキシヤル層を薄くした場合にお
いてもｐｎｐトランジスタのパンチスルーが起きるのを
防止することが可能であり、従つて高速動作の半導体装
置を提供することが可能である。
られているｎ型エピタキシヤル層中にｎｐｎトランジス
タを設けると共に、上記ｎ型エピタキシヤル成長層中に
設けられかつこのｎ型エピタキシヤル層よりも不純物濃
度の高いｎ型半導体領域中にｐｎｐトランジスタを設け
ているので、ｎ型エピタキシヤル層を薄くした場合にお
いてもｐｎｐトランジスタのパンチスルーが起きるのを
防止することが可能であり、従つて高速動作の半導体装
置を提供することが可能である。
第１Ａ図〜第１Ｄ図は本発明の一実施例によるバイポー
ラＩＣの製造方法の一例を工程順に示す断面図、第２図
は横形ｐｎｐトランジスタの動作周波数fTとコレクタ電
流ICとの関係をベース幅Ｗをパラメータとして示すグラ
フ、第３図は横形ｐｎｐトランジスタの直流電流増幅率
hFE及びコレクタ・エミツタ間耐圧ＶCEOとベース幅Ｗと
の関係を示すグラフ、第４図は縦形ｐｎｐトランジスタ
の動作周波数fTとコレクタ電流ICとの関係を示すグラ
フ、第５Ａ図〜第５Ｃ図は従来のバイポーラＩＣの製造
方法を工程順に示す断面図である。 なお図面に用いた符号において、 １……ｐ型シリコン基板 ４……シリコンエピタキシヤル層 ５……分散拡散領域 7,8,21……ベース領域 8,10,12……エミツタ領域 11,16,19……コレクタ領域 17……ｎｐｎトランジスタ 20……縦形ｐｎｐトランジスタ 22……横形ｐｎｐトランジスタ 26,27,28……ｎ型領域 である。
ラＩＣの製造方法の一例を工程順に示す断面図、第２図
は横形ｐｎｐトランジスタの動作周波数fTとコレクタ電
流ICとの関係をベース幅Ｗをパラメータとして示すグラ
フ、第３図は横形ｐｎｐトランジスタの直流電流増幅率
hFE及びコレクタ・エミツタ間耐圧ＶCEOとベース幅Ｗと
の関係を示すグラフ、第４図は縦形ｐｎｐトランジスタ
の動作周波数fTとコレクタ電流ICとの関係を示すグラ
フ、第５Ａ図〜第５Ｃ図は従来のバイポーラＩＣの製造
方法を工程順に示す断面図である。 なお図面に用いた符号において、 １……ｐ型シリコン基板 ４……シリコンエピタキシヤル層 ５……分散拡散領域 7,8,21……ベース領域 8,10,12……エミツタ領域 11,16,19……コレクタ領域 17……ｎｐｎトランジスタ 20……縦形ｐｎｐトランジスタ 22……横形ｐｎｐトランジスタ 26,27,28……ｎ型領域 である。
Claims (3)
- 【請求項１】ｎｐｎトランジスタとｐｎｐトランジスタ
とをそれぞれ具備する半導体装置において、 半導体基板上にｎ型エピタキシャル層を設けると共に、 上記ｎ型エピタキシャル層中に上記ｎｐｎトランジスタ
を設け、 更に、上記ｎ型エピタキシャル層よりも高いｎ型不純物
濃度を有するｎ型半導体領域を上記ｎ型エピタキシャル
層中に直接設けると共に、 上記ｎ型半導体領域中に上記ｐｎｐトランジスタを設け
たことを特徴とする半導体装置。 - 【請求項２】上記ｐｎｐトランジスタは横形ｐｎｐトラ
ンジスタであることを特徴とする特許請求の範囲第１項
に記載の半導体装置。 - 【請求項３】上記ｎ型不純物濃度は、１×１０16ｃｍ-3
以上〜１×１０17ｃｍ-3以下の範囲であることを特徴と
する特許請求の範囲第１項に記載の半導体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232870A JPH0638476B2 (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
| KR1019850007581A KR940005447B1 (ko) | 1984-11-05 | 1985-10-15 | 반도체장치 |
| CA000493970A CA1254671A (en) | 1984-11-05 | 1985-10-28 | Semiconductor device with npn and pnp transistors |
| GB08526749A GB2167231B (en) | 1984-11-05 | 1985-10-30 | Semiconductor devices |
| CN85108134.7A CN1004845B (zh) | 1984-11-05 | 1985-11-02 | 半导体器件 |
| AU49315/85A AU572005B2 (en) | 1984-11-05 | 1985-11-04 | Semiconductor device with npn and pnp transistors |
| DE3539208A DE3539208C2 (de) | 1984-11-05 | 1985-11-05 | Halbleitereinrichtung mit einem lateralen und einem vertikalen pnp-Transistor |
| FR8516362A FR2572850B1 (fr) | 1984-11-05 | 1985-11-05 | Dispositif d'un composant semi-conducteur notamment circuit integre bipolaire, comportant des transistors du type npn et pnp, lateral et vertical |
| AT0318985A AT395272B (de) | 1984-11-05 | 1985-11-05 | Halbleitereinrichtung mit vertikalen und lateralen npn- und pnp-transistoren auf einem gemeinsamen substrat |
| NL8503033A NL194711C (nl) | 1984-11-05 | 1985-11-05 | Halfgeleiderinrichting met een laterale pnp-transistor en een verticale pnp-transistor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232870A JPH0638476B2 (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279026A Division JP2777054B2 (ja) | 1993-10-01 | 1993-10-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61111575A JPS61111575A (ja) | 1986-05-29 |
| JPH0638476B2 true JPH0638476B2 (ja) | 1994-05-18 |
Family
ID=16946115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232870A Expired - Lifetime JPH0638476B2 (ja) | 1984-11-05 | 1984-11-05 | 半導体装置 |
Country Status (10)
| Country | Link |
|---|---|
| JP (1) | JPH0638476B2 (ja) |
| KR (1) | KR940005447B1 (ja) |
| CN (1) | CN1004845B (ja) |
| AT (1) | AT395272B (ja) |
| AU (1) | AU572005B2 (ja) |
| CA (1) | CA1254671A (ja) |
| DE (1) | DE3539208C2 (ja) |
| FR (1) | FR2572850B1 (ja) |
| GB (1) | GB2167231B (ja) |
| NL (1) | NL194711C (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1520515A (fr) * | 1967-02-07 | 1968-04-12 | Radiotechnique Coprim Rtc | Circuits intégrés comportant des transistors de types opposés et leurs procédésde fabrication |
| JPS5710964A (en) * | 1980-06-25 | 1982-01-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| EP0093304B1 (en) * | 1982-04-19 | 1986-01-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor ic and method of making the same |
| JPS58212159A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1984
- 1984-11-05 JP JP59232870A patent/JPH0638476B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-15 KR KR1019850007581A patent/KR940005447B1/ko not_active Expired - Lifetime
- 1985-10-28 CA CA000493970A patent/CA1254671A/en not_active Expired
- 1985-10-30 GB GB08526749A patent/GB2167231B/en not_active Expired
- 1985-11-02 CN CN85108134.7A patent/CN1004845B/zh not_active Expired
- 1985-11-04 AU AU49315/85A patent/AU572005B2/en not_active Expired
- 1985-11-05 AT AT0318985A patent/AT395272B/de not_active IP Right Cessation
- 1985-11-05 NL NL8503033A patent/NL194711C/nl not_active IP Right Cessation
- 1985-11-05 FR FR8516362A patent/FR2572850B1/fr not_active Expired
- 1985-11-05 DE DE3539208A patent/DE3539208C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2572850B1 (fr) | 1988-09-09 |
| AU572005B2 (en) | 1988-04-28 |
| KR940005447B1 (ko) | 1994-06-18 |
| CN85108134A (zh) | 1986-07-02 |
| JPS61111575A (ja) | 1986-05-29 |
| DE3539208C2 (de) | 1998-04-09 |
| AU4931585A (en) | 1986-05-15 |
| GB2167231A (en) | 1986-05-21 |
| ATA318985A (de) | 1992-03-15 |
| NL194711C (nl) | 2002-12-03 |
| FR2572850A1 (fr) | 1986-05-09 |
| GB2167231B (en) | 1988-03-02 |
| GB8526749D0 (en) | 1985-12-04 |
| CN1004845B (zh) | 1989-07-19 |
| DE3539208A1 (de) | 1986-05-15 |
| NL8503033A (nl) | 1986-06-02 |
| AT395272B (de) | 1992-11-10 |
| KR860004472A (ko) | 1986-06-23 |
| CA1254671A (en) | 1989-05-23 |
| NL194711B (nl) | 2002-08-01 |
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