JPH08227992A - Ｐｍｏｓｆｅｔ半導体デバイス - Google Patents

Ｐｍｏｓｆｅｔ半導体デバイス

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JPH08227992A
JPH08227992A JP7335700A JP33570095A JPH08227992A JP H08227992 A JPH08227992 A JP H08227992A JP 7335700 A JP7335700 A JP 7335700A JP 33570095 A JP33570095 A JP 33570095A JP H08227992 A JPH08227992 A JP H08227992A
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pmosfet
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indium
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シー．キジルヤリー イジック
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】短チャネル効果が改善された埋込チャネルＰＭ
ＯＳＦＥＴを有するＰＭＯＳ半導体を提供する。 【解決手段】本発明のサブミクロンＰＭＯＳＦＥＴは、
インジウム又はガリウムを含む不純物濃度のｎ+多結晶
シリコンゲートと埋込チャネルを含む。 埋込チャネル
ＰＭＯＳＦＥＴは改善された短チャネル特性を有し、こ
のことはＣＭＯＳ技術に対して特に適している。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】。本発明は、半導体デバイスに関
し、特に、インジウム又はガリウムドープされたｎ+多
結晶シリコン・ゲートを有する埋められたｐ-チャネル
酸化金属半導体電界効果トランジスター（ＰＭＯＳＦＥ
Ｔ）に関する。ここに記述されたＰＭＯＳＦＥＴは改善
された短チャネルの特性を示し、相補的な金属酸化物半
導体（ＣＭＯＳ）技術での使用に対して特に適当であ
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴを製造する方法は当技術分
野において周知である。１ミクロン以下の短い実効チャ
ネル長を有するＭＯＳＦＥＴは、ＶＬＳＩ回路又はＵＬ
ＳＩ回路において特に望ましい。ＦＥＴにより集積され
た回路の密度における改善は、デバイス寸法を縮小する
ことによって達せられる。１.０μｍ以下の実効チャネ
ル長を有する従来技術のＭＯＳＦＥＴは、より大きいＶ
thロールオフのサブしきい値漏れとチャネルパンチスル
ー（突き抜け現象）のような短チャネル効果を示す。こ
れらは小型化されたデバイスの性能に害を与える。
【０００３】半導体材料の特性は、不純物イオンを材料
にドープすることによって変更される。従来技術のドー
パントには、例えば、ホウ素、リン、ヒ素とアンチモン
の各イオンが、ＭＯＳＦＥＴ層の抵抗率を制御すること
に用いられることができる。ＰＭＯＳＦＥＴのチャネル
は、ホウ素又はＢＦ2のようなホウ素化合物とで典型的
にはドープされる。例として、T. Ohguro 他著の論文、
「超高真空のＣＶＤを用いて超薄いエピタキシャルチャ
ネル層で成長された１０ミクロン級ＰＭＯＳＦＥＴ(Ten
th Micron PMOSFETs with Ultra-Thin Epitaxial Chann
el Layer Grownby Ultra-High Vacuum CVD)」(IEDM Tec
hnical Digest (1993)、４３３〜４３６ページ）を参照
するとよい。しかしながら、ホウ素又はホウ素化合物で
ドープされたｐ-チャネルがＰＭＯＳデバイスの基板の
中への望ましくない拡散と浸透を示す。
【０００４】インジウムイオンで注入されたドーピング
特性は、ホウ素イオンで得られたものと比較して、より
鋭い特性を示す。インジウム不純物イオンは、非同一な
チャネル・ドーピングを得るために、サブマイクロメー
タＮＭＯＳＦＥＴに注入されている。G. G. Shahidi他
著の論文、「サブマイクロメータＮＭＯＳＦＥＴの改善
された短チャネルの挙動におけるインジウムチャネル移
植(Indium Channel implant for Improved Short-Chann
el Behavior of Submicrometer NMOSFET's)」、（IEEE
Electron Device Letters, Vol. 14, No. 8,(1993)、４
０９-４１１ページ）を見るとよい。
【０００５】
【発明の解決しようとする課題】ｐ+多結晶シリコンゲ
ートには、いくつかの短チャネル効果を減らすために
０.５μｍ級ＰＭＯＳ埋込チャネルトランジスターが用
いられた。例として、S.J. Hillenius他著の論文、「対
称性サブミクロンＣＭＯＳ技術(A Symmetric Submicron
CMOS Technology)」（IEDM Technical Digest (198
6)、２５２-２５５ページ）を参照のこと。しかしなが
ら、ｐ+多結晶シリコンゲートを有するＰＭＯＳＦＥＴ
がＣＭＯＳ技術で採用されている時、２つの多結晶シリ
コンゲートプロセス、即ちＮＭＯＳＦＥＴに対するｎ+
多結晶シリコン・ゲート、及びＣＭＯＳデバイスのＰＭ
ＯＳＦＥＴに対してｐ+多結晶シリコンゲートが必要と
される。ＣＭＯＳ技術でのｎ+とｐ+の両方の多結晶シリ
コンゲートプロセスの存在は工程流れを複雑にして、コ
ストを増加する。さらに、ｐ+多結晶シリコンゲート
は、ホウ素で一般にドープされる。それはゲート酸化物
とトランジスターの基板に浸透する望ましくない傾向を
有する。さらに、ｐ+多結晶シリコンの達成可能な最も
低い面抵抗は、ｎ+多結晶シリコンのそれよりより２倍
から３倍大きい。
【０００６】不純物イオンでドープされたｎ+多結晶シ
リコン・ゲートと埋込チャネルを有するＰＭＯＳＦＥＴ
は、いずれの展示品より鋭い注入されたドーピング特性
とドーパントイオンの基板でのより少ない拡散を示し、
より狭いチャネルと改善された短チャネル特性を有する
半導体デバイスを得るために望ましい。
【０００７】
【課題を解決するための手段】ｎ+多結晶シリコン・ゲ
ートを有する、インジウム又はガリウムをドープされた
埋込チャネルＰＭＯＳ電界効果トランジスタが提供され
る。また狭い埋込チャネルと約０.５μｍ以下の実効チ
ャネル長を有するＰＭＯＳＦＥＴを製造する方法が提供
される。ここに記述したより狭い埋込チャネルＰＭＯＳ
ＦＥＴは、短チャネル特性が極小のＶthロールオフ、減
少したチャネルパンチスルー、及び減少したサブしきい
値漏れの性質を示す。ここに記述された埋込チャネルＰ
ＭＯＳＦＥＴを含めたＣＭＯＳデバイスがまた提供され
る。
【０００８】
【発明の実施の形態】ここに記述されたＰＭＯＳＦＥＴ
は、ｎ+多結晶シリコン・ゲートとインジウム又はガリ
ウム不純物イオンを含んでいる埋込チャネルを有する。
インジウムとガリウムがホウ素より高い原子番号を有す
るので、本発明に従って得られた埋込チャネルは、ホウ
素でドープした埋込みチャネルより鋭い注入ドーピング
特性を有する。さらに、インジウムとガリウムは、ホウ
素とＢＦ2のようなホウ素化合物と比較して、シリコン
でより低い拡散定数を有する。より鋭い注入ドーピング
特性及びここにおいて記述したＰＭＯＳＦＥＴの埋込チ
ャネルでのインジウム又はガリウムドーパントのより低
い拡散度は、狭い埋込チャネル、即ち減少したチャネル
深さを有する埋込チャネル、を形成させ、その中で基板
とゲート酸化物層の境界からチャネル深さが測られる。
本発明は、約５００オングストロームだけホウ素でドー
プしたチャネルより狭い埋込チャネルＰＭＯＳＦＥＴを
得ることができる。
【０００９】埋込チャネル深さが減少させられたとき、
チャネル長の最小値（Lmin）での顕著な改善が得られ
る。短チャネル効果の悪影響を避けるため、ゲート長は
ゲート長Lminより長くあるべきである。本発明のインジ
ウム又はガリウムをドープされた埋込チャネルＰＭＯＳ
ＦＥＴは、改善された短チャネル特性を有する０.５μ
ｍ級ＰＭＯＳトランジスターを製造するために特に有用
である。
【００１０】図１は本発明に従った埋込チャネルＰＭＯ
ＳＦＥＴの望ましい実施態様の断面の側面図である。Ｐ
ＭＯＳＦＥＴは、基板１０、フィールド酸化物層１２、
埋込チャネル領域１５、ゲート酸化物１６ａ、ｎ+多結
晶シリコンゲート電極１８ａ、ソース領域２２、ドレイ
ン領域２４及びスペーサー絶縁体層２６を含む。
【００１１】図２〜６は、本発明の埋込チャネルＰＭＯ
ＳＦＥＴの加工の種々の段階の中間構造の断面の側面図
である。図２には、基板１０が埋込チャネルＰＭＯＳＦ
ＥＴを製造するため出発材料として提供される。基板１
０は、例えばシリコン、ゲルマニウム、又はヒ素のよう
な半導体材料からなる。基板１０は、リンとヒ素の双方
又は一方のイオンで約１×１０16から約１×１０19キャ
リヤ／ｃｍ3の不純物濃度で注入されたｎ形又はｎウェ
ルのウエハース密度である。基板１０は、＜１００＞配
向及び約１０-3から約１０Ωｃｍの抵抗率を有する。ｎ
ウェルは、例えば１.５×１０13ｃｍ-2の照射量のヒ素
イオンのパンチスルー抑制注入をさせることができる。
さらに基板１０は、隣接したフィールド酸化物層１２を
基板の主表面に含み、ＭＯＳＦＥＴに隣接している他の
構造からＭＯＳＦＥＴを絶縁させる。二酸化ケイ素から
なるフィールド酸化物層は望まな。
【００１２】スクリーン層１４は、従来技術のシリコン
基板１０の主要な表面上への酸化処理によって形成さ
れ、基板の表面をイオン注入の間の汚染から保護する。
図３に示されるように、画面層１４は、約５０オングス
トロームから約２００オングストロームの層厚を有する
酸化ケイ素を含む。図３のように、インジウム又はガリ
ウムイオンが次にスクリーン層１４を通して基板１０に
導入される。ドーピング段階でのスクリーン層の存在は
好まれるが、しかしながらイオンは基板の中に注入さ
れ、それはスクリーン層を有しない。インジウム又はガ
リウムドーパントは、図３において破線によって示され
た深さまで基板１０の中に注入され、埋込チャネル領域
１５を形成する。代りに、インジウム及びガリウムイオ
ンの混合は基板１０にここに記述された埋込チャネルＰ
ＭＯＳＦＥＴを得るために注入される。本発明の他の視
点において、インジウムイオン及び少なくとも１つの他
のドーパント、又はガリウムイオン及び少なくとも１つ
の他のドーパントを含む埋込チャネルを有するＰＭＯＳ
ＦＥＴが得られる。インジウムイオンは狭い埋込チャネ
ルに達するのに最も望ましいドーパントである。
【００１３】注入埋込チャネル領域の中にインジウム又
はガリウムイオンを注入するためにいかなるドーピング
方法も使用できる。従来のドーピング方法は当技術分野
で周知であり、例えば、チャネル領域中にインジウム又
はガリウムの不純物イオンを注入するため、拡散又はイ
オン注入が採用される。ドーピング方法はS.M.Sze著の
本、「ＶＬＳＩ技術(VLSI Technology)」（McGraw Hill
Book Company出版（１９８８）、第７章、第８章、２
７２〜３７４ページ）及び S. Wolf、R.N. Tauber共著
の本、「VLSI時代のためのシリコン処理、第１巻：プロ
セス技術(Silicon Processing for the VLSI Era Volum
e 1: Process Technology)」（Lattice Press出版（１
９８６）３０８-３１１ページ）に記述されている。イ
オン注入は、ＰＭＯＳデバイスの埋込チャネルにドーパ
ントを導入するための望ましい方法である。注入照射量
は好ましくは、約１×１０11ｃｍ-2から１×１０14ｃｍ
-2であり、注入エネルギーは好ましくは約１００ｋｅＶ
以下である。より狭い埋込チャネル、即ち減少した埋込
チャネル深さを有する埋込チャネルは、注入のエネルギ
ーを減少させることによって得られることができる。本
発明の狭い埋込チャネルを得るため、約３０ｋｅＶから
約５０ｋｅＶの注入エネルギーがもっとも好ましい。注
入の濃度は好ましくは約１×１０16から約１×１０19キ
ャリヤ／ｃｍ3である。不活性な雰囲気での急な熱アニ
ールが不純物イオン注入の後に行われ、イオン注入によ
りもたらされた基板１０の損傷を除去する。
【００１４】スクリーン層１４は、例えばエッチング及
び例えばゲート絶縁層１６である絶縁膜により除去さ
れ、次に図４に示されるように基板１０の主表面に成長
される。熱酸化技術が使用され、約8000゜Cから約12000゜
Cの温度で基板１０にゲート絶縁層１６を成長させ、約
３５オングストロームから約２００オングストロームの
層厚を有するゲート酸化物を達成する。約１５０オング
ストロームから約５０オングストロームの層厚のゲート
絶縁層が好ましい。約６５オングストロームの層厚のゲ
ート絶縁層は最も好ましい。本発明の埋込チャネルＰＭ
ＯＳＦＥＴで注入されたインジウム又はガリウムのドー
パントは、この熱酸化段階の間にホウ素イオンのような
従来技術のドーパントより少ない拡散を示す。ドーパン
ト種の拡散の減少は、改善された短チャネル特性を有す
る０.５マイクロメータ級のトランジスターを得るため
に特に有利である。
【００１５】ヘビードープされたｎ型（ｎ+）多結晶シ
リコン層１８は、図５に示されるようにゲート酸化物層
１６上に蒸着される。ｎ+多結晶シリコン層は、例えば
拡散又はリン又はヒ素の多結晶シリコン層上への注入に
よって形成され、ｎ+型多結晶シリコンとして多結晶シ
リコン層を確立する。ｎ+多結晶シリコン・ゲートは、
リン、ヒ素又はアンチモンの約１０19から約１０21キャ
リヤ／ｃｍ3の濃度の不純物イオンを含む。
【００１６】図６には、埋込チャネルＰＭＯＳトランジ
スターの多結晶シリコンゲート電極１８ａが、約１ミク
ロン以下のゲート長を達成するために標準的なフォトリ
ソグラフィー技術を使ってｎ+多結晶シリコン・ゲート
層のパターニング及びエッチングを用いて定められる。
ＰＭＯＳＦＥＴの実効埋込チャネル長（Leff）は多結晶
シリコンゲート長によって決定される。従って約０.５
ミクロン以下のゲート長は最も好ましい。ゲート酸化物
層１６ａはゲート電極１８ａが多結晶シリコン層１８か
らパターニングされ、エッチングされるときに定められ
る。代りに、ゲート酸化物層１６ａはゲート電極１８ａ
のパターニングとエッチングの前に定められる。
【００１７】マスク２０は、基板１０にイオンを注入し
て前ゲート電極上に蒸着され、ソース２２及びドレーン
２４の領域が形成される。がそうであり得るソース２２
とドレイン２４の領域は、ホウ素イオン又はＢＦ2でド
ープされる。代りに、ソースとドレイン領域はインジウ
ム又はガリウムイオンでドープされてもよい。
【００１８】スペーサー絶縁体層２６は次に、ゲート電
極１８ａの側面上に形成される。さらに、いかなる既知
の金属化もＰＭＯＳＦＥＴのソース、ドレイン及びゲー
ト・コンタクトの形成に使用される。
【００１９】図８は、コンピュータでシミュレートされ
たｎ+多結晶シリコン・ゲートを有する埋込チャネル０.
５μｍＰＭＯＳＦＥＴ及びホウ素ドープされた埋込チャ
ネルのイオン注入特性のグラフ図である。図９は、コン
ピュータでシミュレートされた本発明のｎ+多結晶シリ
コン・ゲートを有する埋込チャネル０.５μｍＰＭＯＳ
ＦＥＴ及びインジウムドープされた埋込チャネルのイオ
ン注入特性のグラフ図である。インジウムイオンチャネ
ル注入照射量は、２００オングストロームスクリーン酸
化物を通して６０ｋｅＶにおいて１.４×１０13ｃｍ-2
であった。インジウムイオンはホウ素注入特性と比較し
て、基板でより鋭い注入特性及びより少ない拡散度を示
した。さらに、ｎ型イオンのより高い濃度は、インジウ
ムドープされた埋込チャネルを有するＰＭＯＳＦＥＴの
基板ｎウェルで達成された。ｎウェルでのｎ型イオンの
増加された濃度は、チャネルパンチスルーを減少させる
ために望まれる。インジウムイオンドープされたＰＭＯ
ＳＦＥＴの埋込チャネル深さは約０.０３μｍであり、
約０.０５μｍの埋込チャネル深さがホウ素チャネル・
ドーピングで得られた。従って、より狭い埋込チャネル
がインジウムチャネル・ドーピングで得られた。
【００２０】図１０は、本発明により得られた変化した
埋込チャネル深さ（ＸＢ）を有する３つの埋込チャネル
ＰＭＯＳＦＥＴに対する、0.78Vの一定なしきい電圧値
における、実効チャネル長の関数としたサブしきい値漏
れのグラフ図である。３つのＰＭＯＳＦＥＴは、０.０
５５μｍ、０.０８８μｍと０.１０８μｍの埋込チャネ
ル深さであった。埋込チャネル深さが減少させられた
時、最小実効チャネル長でかなりの改善がされた。ここ
におけるインジウムドープの埋込チャネルＰＭＯＳＦＥ
Ｔの狭い埋込チャネルは、極小のＶthロールオフ、減少
したチャネルパンチスルー、及びサブしきい値漏れのよ
うな改善された短チャネル特性を有するＰＭＯＳＦＥＴ
を得る。
【００２１】本発明のＰＭＯＳＦＥＴを含むＣＭＯＳデ
バイスは、当技術分野で周知の方法によって製造される
ことができる。例えば、D. Roddy著の本、「マイクロエ
レクトロニクスへの紹介(Introduction to Microelectr
onics)」（Pergamon Press出版（１９７８）、１００-
１０２ページ）、及びRichard C. Dorf編集の本、「電
気工学ハンドブック(The Electrical Engineering Hand
book)」（CRC Press, Inc.出版（１９９３）、５８１-
５８４ページと１６３１-１６３５ページ）を見るとよ
い。これらに記述されたＰＭＯＳＦＥＴは、。低電圧
０.１μｍから０.０３５μｍＣＭＯＳ技術での使用に対
して特に適している。
【００２２】変更と本発明の影響変動値は上記の説明の
光で可能である。例えば、当業者は、半導体デバイス層
の蒸着（物理気相蒸着又は化学気相蒸着等による）及び
パターン転写等の種々の技術をイオン注入のために使用
され、ここに記述したＰＭＯＳＦＥＴが製造される。さ
らに、ＰＭＯＳＦＥＴの埋込チャネルにインジウム若し
くはガリウムイオン、又はインジウムとガリウムイオン
の組合せを注入することができる。さらに、ここに記述
されたＰＭＯＳＦＥＴの埋込チャネルは、インジウム及
び少なくとも１つの他のドーパント又はガリウム及び少
なくとも１つの他のドーパントでドープできる。例え
ば、本発明のＰＭＯＳＦＥＴの埋込チャネルは、インジ
ウムイオンとホウ素イオンを含むことができる。
【００２３】
【発明の効果】以上のように本発明により、ｎ+多結晶
シリコン・ゲートを有するインジウム又はガリウムをド
ープされた埋込チャネルＰＭＯＳ電界効果トランジス
タ、及び狭い埋込チャネルと約０.５μｍ以下の実効チ
ャネル長を有するＰＭＯＳＦＥＴを製造する方法が提供
される。ここに記述したより狭い埋込チャネルＰＭＯＳ
ＦＥＴは、短チャネル特性が極小のＶthロールオフ、減
少したチャネルパンチスルー、及び減少したサブしきい
値漏れの優れた性質を示す。
【図面の簡単な説明】
【図１】本発明に従った埋込チャネルＰＭＯＳＦＥＴデ
バイスの断面の側面図である。
【図２】埋込みチャネルＰＭＯＳＦＥＴの加工の種々の
段階において提供された、本発明に従った中間構造を描
いている断面の側面図である。
【図３】埋込みチャネルＰＭＯＳＦＥＴの加工の種々の
段階において提供された、本発明に従った中間構造を描
いている断面の側面図である。
【図４】埋込みチャネルＰＭＯＳＦＥＴの加工の種々の
段階において提供された、本発明に従った中間構造を描
いている断面の側面図である。
【図５】埋込みチャネルＰＭＯＳＦＥＴの加工の種々の
段階において提供された、本発明に従った中間構造を描
いている断面の側面図である。
【図６】埋込みチャネルＰＭＯＳＦＥＴの加工の種々の
段階において提供された、本発明に従った中間構造を描
いている断面の側面図である。
【図７】埋込みチャネルＰＭＯＳＦＥＴの加工の種々の
段階において提供された、本発明に従った中間構造を描
いている断面の側面図である。
【図８】埋込チャネルでのホウ素イオン及び従来技術の
ＰＭＯＳＦＥＴのｎウェルでのリンとヒ素イオンのイオ
ン注入特性のグラフ図である。
【図９】本発明に従った、埋込チャネルでのインジウム
イオン及びＰＭＯＳＦＥＴのｎウェルでのリンとヒ素イ
オンのイオン注入特性のグラフ図である。
【図１０】変化する埋込チャネル深さを有する３つの埋
込チャネルＰＭＯＳＦＥＴに対する、一定なしきい値電
圧において実効チャネル長の関数としたサブしきい値漏
れ電流（Ioff）のグラフ図である。
【符号の説明】
１０ 基板 １２ フィールド酸化物層 １５ 埋込チャネル領域 １６ａ ゲート酸化物 １８ａ ｎ+多結晶シリコンゲート電極 ２２ ソース領域 ２４ ドレイン領域 ２６ スペーサー絶縁体層

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】（Ａ）主表面を有する第１導電型の半導体
    基板と、 （Ｂ）前記半導体基板の主表面に分離するように形成さ
    れた第２の導電型のソース及びドレイン領域であって、
    チャネル領域が前記基板のソースとドレイン領域の間に
    主表面で定められ、前記チャネル領域が、インジウム、
    ガリウム、これらの組合せから選択される群からなる不
    純物イオンを有し、 （Ｃ）前記チャネル領域の主表面の上にできた絶縁膜
    と、 （Ｄ）前記絶縁膜の表面上に前記チャネル領域に突き抜
    けて対向させるように形成される第１の導電型のゲート
    電極と からなりここで前記ゲート電極が、前記第１の
    導電率型高不純物イオン濃度を有する多結晶シリコンか
    らなることを特徴とするＰＭＯＳＦＥＴ半導体デバイ
    ス。
  2. 【請求項２】前記半導体基板がｎ型基板からなり、 前記チャネル領域がｐ型領域からなり、 前記ソースとドレイン領域がｐ型領域からなり、 前記ゲート電極がｎ型多結晶シリコンからなることを特
    徴とする請求項１記載のＰＭＯＳＦＥＴ半導体デバイ
    ス。
  3. 【請求項３】前記基板がイオンが、リン、ヒ素及びアン
    チモンからなる群から選択される不純物イオンを含むｎ
    ウェル領域からなることを特徴とする請求項１記載のＰ
    ＭＯＳＦＥＴ半導体デバイス。
  4. 【請求項４】前記チャネル領域がインジウムを含む不純
    物イオンからなることを特徴とする請求項１記載のＰＭ
    ＯＳＦＥＴ半導体デバイス。
  5. 【請求項５】前記チャネル領域がガリウムを含む不純物
    イオンからなることを特徴とする請求項１記載のＰＭＯ
    ＳＦＥＴ半導体デバイス。
  6. 【請求項６】前記チャネル領域がインジウムからなる不
    純物イオン、並びに少なくとも１つのガリウム、ホウ素
    及びこれらの組合せからなる群から選択される他の種の
    ｐ型不純物を含む不純物イオンからなることを特徴とす
    る請求項１記載のＰＭＯＳＦＥＴ半導体デバイス。
  7. 【請求項７】前記チャネル領域が、約１×１０16キャリ
    ア／ｃｍ3から約１×１０19キャリア／ｃｍ3のインジウ
    ムからなる不純物濃度を含むことを特徴とする請求項３
    記載のＰＭＯＳＦＥＴ半導体デバイス。
  8. 【請求項８】前記チャネル領域が、約１×１０16キャリ
    ア／ｃｍ3から約１×１０19キャリア／ｃｍ3のガリウム
    からなる不純物濃度を含むことを特徴とする請求項３記
    載のＰＭＯＳＦＥＴ半導体デバイス。
  9. 【請求項９】前記ｎ型多結晶シリコンゲート電極が、約
    １０19キャリア／ｃｍ3から約１０21キャリア／ｃｍ3の
    イオン濃度を有することを特徴とする請求項１記載のＰ
    ＭＯＳＦＥＴ半導体デバイス。
  10. 【請求項１０】前記ソース領域及びドレイン領域が、ホ
    ウ素、インジウム及びとガリウムからなる群から選択さ
    れる不純物イオンを含むことを特徴とする請求項３記載
    のＰＭＯＳＦＥＴ半導体デバイス。
  11. 【請求項１１】（Ａ）主表面を有する基板を提供する段
    階と、 （Ｂ）第１端と第２端を有するチャネル領域を、前記基
    板の前記主表面の中に不純物イオンに注入することによ
    って形成する段階であって、 ここで前記不純物イオンが、インジウム、ガリウム及び
    これらの組合せからなる群から選択されることと、 （Ｃ）前記基板の主表面上にゲート酸化物層を形成する
    段階と、 （Ｄ）ヘビードープされたｎ型多結晶シリコン層を前記
    ゲート酸化物層及び前記基板の主表面上に形成する段階
    と、 （Ｅ）前記多結晶シリコン層をパターニング及びエッチ
    ングして、 少なくとも１つのヘビードープされたｎ型多結晶シリコ
    ンゲート電極を前記ゲート酸化物層上に形成する段階
    と、 （Ｆ）前記基板の前記主表面の中へ不純物イオンを注入
    することによって、前記埋込チャネル領域の第１端に隣
    接したソース領域及び前記埋込チャネル領域の第２端に
    隣接したドレイン領域を形成する段階と、からなること
    を特徴とするＰＭＯＳＦＥＴデバイス製造方法。
  12. 【請求項１２】の少なくとも１つの絶縁体層を前記多結
    晶シリコンゲート電極上に形成する段階とからさらにな
    ることを特徴とする請求項１１記載の方法。
  13. 【請求項１３】コンタクト層を前記ソース領域、前記ド
    レイン領域及び前記ゲート電極上に形成する段階とから
    さらになることを特徴とする請求項１１記載の方法。
  14. 【請求項１４】前記基板を準備する段階が約２００オン
    グストローム以下からの層厚を有するスクリーン層を前
    記基板付けることを含むことを特徴とする請求項１３記
    載の方法。
  15. 【請求項１５】前記チャネル領域を形成する前記段階
    が、約１００ｋｅＶ以下の注入エネルギーで、約１×１
    ０11ｃｍ-2から約１×１０14ｃｍ-2の照射量で不純物イ
    オンを注入することを特徴とする請求項１１記載の方
    法。
  16. 【請求項１６】前記チャネル領域を形成する前記段階
    が、約３０ｋｅＶの注入エネルギーで約１.４×１０13
    ｃｍ-2の照射量において不純物イオンを注入する段階か
    らさらになることを特徴とする請求項１１記載の方法。
  17. 【請求項１７】ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを含む
    ＣＭＯＳデバイスであって、前記ＰＭＯＳＦＥＴデバイ
    スが、 （Ａ）主表面を有するｎ+形半導体基板と、 （Ｂ）前記半導体基板の主表面で相互に分離されるよう
    に形成されるｐ型のソース及びドレイン領域であって、
    チャネル領域が前記基板の主表面でソース及びドレイン
    領域の間に定められ、前記チャネル領域がインジウム、
    ガリウム及びこれらの混合物からなる群から選ばれる不
    純物イオンを含むことと、 （Ｃ）前記チャネル領域主表面上に形成された絶縁膜
    と、及び （Ｄ）前記絶縁膜の表面上に前記チャネル領域と対向す
    るように形成されたｎ+型多結晶シリコンゲート電極と
    からなることを特徴とするＣＭＯＳデバイス。
  18. 【請求項１８】前記ＰＭＯＳＦＥＴの前記チャネル領域
    が、約１×１０16キャリヤ／ｃｍ3から約１×１０19キ
    ャリヤ／ｃｍ3の濃度のインジウムイオンを有すること
    を特徴とする請求項１７記載のＣＭＯＳデバイス。
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