JPH0638510B2 - ダイオ−ドアレイの製造方法 - Google Patents
ダイオ−ドアレイの製造方法Info
- Publication number
- JPH0638510B2 JPH0638510B2 JP10008185A JP10008185A JPH0638510B2 JP H0638510 B2 JPH0638510 B2 JP H0638510B2 JP 10008185 A JP10008185 A JP 10008185A JP 10008185 A JP10008185 A JP 10008185A JP H0638510 B2 JPH0638510 B2 JP H0638510B2
- Authority
- JP
- Japan
- Prior art keywords
- diode array
- substrate
- electrode
- forming
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Landscapes
- Led Devices (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) この発明はダイオードアレイの製造方法に関する。
(従来の技術) 従来より、繰り返しパターンのダイオードアレイが提案
されている(実開昭58-49452号)。
されている(実開昭58-49452号)。
この種のダイオードアレイでは、ダイオード素子一個当
りの面積及び各素子間の間隔は一定であるので、一チッ
プ当り何ドット(ビットとも称する)とするかによって
一チップの面積が変る。
りの面積及び各素子間の間隔は一定であるので、一チッ
プ当り何ドット(ビットとも称する)とするかによって
一チップの面積が変る。
この種のダイオードアレイを製造するに当り、従来は、
第3図に示すように、基板10に対する拡散工程前に、一
チップ領域を定めるスクライブラインすなわちアイソレ
ーションパターンを形成し(第3図(A))、然る後、こ
の一チップ領域11内に収容するドット数に対応した専用
のマスクパターンを用いて拡散、蒸着等を行って各ダイ
オード素子13を形成していた(第3図(B))。
第3図に示すように、基板10に対する拡散工程前に、一
チップ領域を定めるスクライブラインすなわちアイソレ
ーションパターンを形成し(第3図(A))、然る後、こ
の一チップ領域11内に収容するドット数に対応した専用
のマスクパターンを用いて拡散、蒸着等を行って各ダイ
オード素子13を形成していた(第3図(B))。
(発明が解決しようとする問題点) これがため、従来方法では、ダイオードアレイの一チッ
プ領域11当りのドット数を変えた場合には、ダイオード
素子13を形成するためのガラスマスクパターンを全工程
にわたって変えなければ設計に応じたドット数のダイオ
ードアレイを製造出来ないという問題があった。
プ領域11当りのドット数を変えた場合には、ダイオード
素子13を形成するためのガラスマスクパターンを全工程
にわたって変えなければ設計に応じたドット数のダイオ
ードアレイを製造出来ないという問題があった。
又、従来方法では、第3図(C) に示すように、ウエハ割
れ14が生じた場合、このウエハを利用出来ないという問
題があった。
れ14が生じた場合、このウエハを利用出来ないという問
題があった。
この発明の目的は、一チップ領域当りのドット数が異な
る場合であっても、スクライブラインを形成するために
用いるアイソレーションマスクのみの変更により、任意
のドット数/チップのダイオードアレイを製造出来る方
法を提供することにある。
る場合であっても、スクライブラインを形成するために
用いるアイソレーションマスクのみの変更により、任意
のドット数/チップのダイオードアレイを製造出来る方
法を提供することにある。
(問題点を解決するための手段) この目的の達成を図るため、この発明によるダイオード
アレイの製造方法によれば、ドット数/チップの相違に
拘らず、先ず、第一導電型基板の表面に設けた拡散マス
クを用いて多数の拡散層を形成し、然る後、これら拡散
層とそれぞれオーミック接触する第一電極をそれぞれ形
成する。
アレイの製造方法によれば、ドット数/チップの相違に
拘らず、先ず、第一導電型基板の表面に設けた拡散マス
クを用いて多数の拡散層を形成し、然る後、これら拡散
層とそれぞれオーミック接触する第一電極をそれぞれ形
成する。
この発明では、この第一電極形成後の適当な工程段階で
スクライブラインをアイソレーションマスクを用いて形
成して、設計に応じたドット数/チップに対応するチッ
プ領域にそれぞれ分割する。
スクライブラインをアイソレーションマスクを用いて形
成して、設計に応じたドット数/チップに対応するチッ
プ領域にそれぞれ分割する。
(作用) このようにすれば、ドット数/チップの相違に拘らず第
一電極形成工程までは全て共通の工程でダイオードアレ
イを製造出来、しかも、第一電極形成後の任意の工程段
階で初めて設計に応じたドット数に対応したアイソレー
ションマスクを用いてスクライブラインを形成すること
が出来る。また、スクライブラインは拡散層上にも形成
することが出来る。従って、一チップ領域内のドット数
の異なる各々のダイオードアレイを、アイソレーション
マスクの変更のみで容易に作り分けることが出来る。
一電極形成工程までは全て共通の工程でダイオードアレ
イを製造出来、しかも、第一電極形成後の任意の工程段
階で初めて設計に応じたドット数に対応したアイソレー
ションマスクを用いてスクライブラインを形成すること
が出来る。また、スクライブラインは拡散層上にも形成
することが出来る。従って、一チップ領域内のドット数
の異なる各々のダイオードアレイを、アイソレーション
マスクの変更のみで容易に作り分けることが出来る。
(実施例) 以下、図面を参照してこの発明の実施例につき説明す
る。尚、図にはこの発明が理解出来る程度に各構成成分
の寸法、形状及び配置関係を概略的に示してあるにすぎ
ない。
る。尚、図にはこの発明が理解出来る程度に各構成成分
の寸法、形状及び配置関係を概略的に示してあるにすぎ
ない。
第1図はこの発明のダイオードアレイの製造方法の一実
施例を説明するための工程説明図、第2図(A) 及び(B)
は主要工程段階でのウエハ状態を概略的に示す平面図で
ある。尚、図中、第3図(A) 〜(C) に示した構成成分と
同一の構成成分については同一符号を付して示す。
施例を説明するための工程説明図、第2図(A) 及び(B)
は主要工程段階でのウエハ状態を概略的に示す平面図で
ある。尚、図中、第3図(A) 〜(C) に示した構成成分と
同一の構成成分については同一符号を付して示す。
先ず、第一導電型基板10としてn型GaAsP基板を用
意し、この基板10の表面にCVD 法或はスパッタ法により
拡散マスクとなる、例えばAl2O3膜等の絶縁膜を形
成し、続いて通常の半導体製造技術であるリングラフィ
手法によってパターニングを行って拡散マスクを形成す
る(第1図のステップ1)。
意し、この基板10の表面にCVD 法或はスパッタ法により
拡散マスクとなる、例えばAl2O3膜等の絶縁膜を形
成し、続いて通常の半導体製造技術であるリングラフィ
手法によってパターニングを行って拡散マスクを形成す
る(第1図のステップ1)。
次に、拡散マスクを有するウエハをアンプル封止した
後、例えば750 ℃の温度でp型不純物イオン例えばZnを
基板10に拡散し、厚さ数μmの、第二導電型拡散層であ
るp型の拡散層13(第2図(A))を多数形成する(第1
図のステップ2)。この例では、これら拡散層13と基板
10とでダイオードのpn接合を形成する。
後、例えば750 ℃の温度でp型不純物イオン例えばZnを
基板10に拡散し、厚さ数μmの、第二導電型拡散層であ
るp型の拡散層13(第2図(A))を多数形成する(第1
図のステップ2)。この例では、これら拡散層13と基板
10とでダイオードのpn接合を形成する。
次に、拡散層13が形成された基板10の表面上に例えばA
lを蒸着した後、通常のリソグラフィ手法を用いてパタ
ーニングを行い、その後に 500〜600 ℃の温度で熱処理
を行って拡散層13とオーミック接触した第一電極、この
場合にはAl電極を得る(第1図のスンテップ3)。
lを蒸着した後、通常のリソグラフィ手法を用いてパタ
ーニングを行い、その後に 500〜600 ℃の温度で熱処理
を行って拡散層13とオーミック接触した第一電極、この
場合にはAl電極を得る(第1図のスンテップ3)。
次に、基板10の裏面を、 200〜300 μmの基板の厚さと
なるように、ラッピングを行った後、このラッピング面
にAu−Ge,Ni,Au等の金属層を真空蒸着法により被着
し、続いて熱処理を行って金属層と基板とのオーミック
接触を形成し、よって第二電極としてのn型電極を形成
する(第1図のステップ4)。
なるように、ラッピングを行った後、このラッピング面
にAu−Ge,Ni,Au等の金属層を真空蒸着法により被着
し、続いて熱処理を行って金属層と基板とのオーミック
接触を形成し、よって第二電極としてのn型電極を形成
する(第1図のステップ4)。
次に、設計に応じたドット数/チップに適合したアイソ
レーションマスクを用いてスクライブラインを形成し、
チップ領域11に分割する(第1図のステップ5)。この
ウエハ状態を第2図(B) に示す。この場合、スクライビ
ングを行う個所のAl電極及び絶縁膜の部分を順次にエ
ッチング除去する。
レーションマスクを用いてスクライブラインを形成し、
チップ領域11に分割する(第1図のステップ5)。この
ウエハ状態を第2図(B) に示す。この場合、スクライビ
ングを行う個所のAl電極及び絶縁膜の部分を順次にエ
ッチング除去する。
このスクライブラインの形成に際し、ウエハ割れ14が生
じている場合には、第2図(B) に示すように、このウエ
ハ割れ14を含む個所にスクライブライン12を形成すれば
良い。
じている場合には、第2図(B) に示すように、このウエ
ハ割れ14を含む個所にスクライブライン12を形成すれば
良い。
この発明は上述した実施例にのみに限定されるものでは
ないことは明らかである。
ないことは明らかである。
例えば、上述した実施例では、最終段階でスクライブラ
インを形成する例につき説明したが、このスクライブラ
イン形成は第一電極形成後の段階であれば、任意好適な
段階で行うことが出来る。
インを形成する例につき説明したが、このスクライブラ
イン形成は第一電極形成後の段階であれば、任意好適な
段階で行うことが出来る。
さらに、この発明においては、上述した各構成成分の寸
法、形状及び配置関係は設計に応じて任意適切に設定出
来る。さらに、第一電極をp型とし、第二導電型拡散層
をn型としても良いし、基板材料をはじめ使用する半導
体材料も任意好適に選定出来る。
法、形状及び配置関係は設計に応じて任意適切に設定出
来る。さらに、第一電極をp型とし、第二導電型拡散層
をn型としても良いし、基板材料をはじめ使用する半導
体材料も任意好適に選定出来る。
(発明の効果) 上述した実施例からも明らかなように、この発明によれ
ば、ダイオードのpn接合を形成する拡散層及びこれと
オーミック接触する第一電極を形成した後の、任意好適
な段階において、スクライブラインを形成することによ
って設計に応じたドット数/チップとなるようなチップ
領域に分割するのであるから、スクライブライン形成ま
での所要の拡散及び蒸着を、ドット数/チップの相違す
る各ダイオードアレイに対し共通のガラスマスクパター
ンを用いて出来る利点がある。
ば、ダイオードのpn接合を形成する拡散層及びこれと
オーミック接触する第一電極を形成した後の、任意好適
な段階において、スクライブラインを形成することによ
って設計に応じたドット数/チップとなるようなチップ
領域に分割するのであるから、スクライブライン形成ま
での所要の拡散及び蒸着を、ドット数/チップの相違す
る各ダイオードアレイに対し共通のガラスマスクパター
ンを用いて出来る利点がある。
さらに、この発明によれば、アイソレーションパターン
のみを変更してドット数/チップの相違する種々のダイ
オードアレイを作成することが出来る利点がある。ま
た、スクライブラインは拡散層上にも形成することが出
来る。
のみを変更してドット数/チップの相違する種々のダイ
オードアレイを作成することが出来る利点がある。ま
た、スクライブラインは拡散層上にも形成することが出
来る。
さらに、この発明によれば、ウエハプロセスの途中にお
いてウエハ割れが部分的に生じても、このウエハ割れ個
所を含めてスクライブラインを形成することが出来るの
で、ウエハ割れ部分を有するウエハを有効的に利用出来
る。
いてウエハ割れが部分的に生じても、このウエハ割れ個
所を含めてスクライブラインを形成することが出来るの
で、ウエハ割れ部分を有するウエハを有効的に利用出来
る。
従って、この発明によれば、ドット数/チップの異なる
ダイオードアレイの製造工程が簡単となり、かつ、製造
コストを低減し得るという利点がある。
ダイオードアレイの製造工程が簡単となり、かつ、製造
コストを低減し得るという利点がある。
第1図はこの発明のダイオードアレイの製造方法の一実
施例の工程を説明するための図、 第2図(A) 及び(B) はこの発明のダイオードアレイの製
造方法の説明に供する主要製造段階でのウエハ状態を概
略的に示す平面図、 第3図(A) 〜(C) は従来のダイオードアレイの製造方法
の説明に供する主要製造段階でのウエハ状態を概略的に
示す平面図である。 10……第一導電型基板、11……チップ領域 12……スクライブライン、13……拡散層 14……ウエハ割れ。
施例の工程を説明するための図、 第2図(A) 及び(B) はこの発明のダイオードアレイの製
造方法の説明に供する主要製造段階でのウエハ状態を概
略的に示す平面図、 第3図(A) 〜(C) は従来のダイオードアレイの製造方法
の説明に供する主要製造段階でのウエハ状態を概略的に
示す平面図である。 10……第一導電型基板、11……チップ領域 12……スクライブライン、13……拡散層 14……ウエハ割れ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川原 正人 東京都港区虎ノ門1丁目7番12号 沖電気 工業株式会社内 (56)参考文献 特公 昭51−27985(JP,B1)
Claims (1)
- 【請求項1】第一導電型基板の表面に拡散マスクを形成
する工程と、 該基板に多数の第二導電型拡散層を形成する工程と、 該拡散層上に第一電極を形成する工程と、 該基板の裏面に第二電極を形成する工程と、 複数の前記拡散層群毎のチップ領域に分割するためのス
クライプラインを形成する工程とを 具えるダイオードアレイの製造方法において、 前記拡散マスクを用いて形成し前記拡散層上に前記第一
電極を形成した後の工程で、前記スクライプラインをア
イソレーションマスクを用いて形成することを特徴とす
るダイオードアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008185A JPH0638510B2 (ja) | 1985-05-11 | 1985-05-11 | ダイオ−ドアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008185A JPH0638510B2 (ja) | 1985-05-11 | 1985-05-11 | ダイオ−ドアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61258481A JPS61258481A (ja) | 1986-11-15 |
| JPH0638510B2 true JPH0638510B2 (ja) | 1994-05-18 |
Family
ID=14264490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008185A Expired - Lifetime JPH0638510B2 (ja) | 1985-05-11 | 1985-05-11 | ダイオ−ドアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638510B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09271293A (ja) * | 1996-04-03 | 1997-10-21 | Pacific Consultants Kk | 動物生息ブロック |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127985A (en) * | 1974-09-03 | 1976-03-09 | Asahi Optical Co Ltd | Roshutsukeikairo oyobi roshutsukei |
-
1985
- 1985-05-11 JP JP10008185A patent/JPH0638510B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09271293A (ja) * | 1996-04-03 | 1997-10-21 | Pacific Consultants Kk | 動物生息ブロック |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61258481A (ja) | 1986-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3335338A (en) | Integrated circuit device and method | |
| US3972113A (en) | Process of producing semiconductor devices | |
| US3932226A (en) | Method of electrically interconnecting semiconductor elements | |
| US5367188A (en) | Photodiode array device and method for producing same | |
| JPS58139468A (ja) | 半導体装置およびその製造方法 | |
| US3930912A (en) | Method of manufacturing light emitting diodes | |
| US4182025A (en) | Manufacture of electroluminescent display devices | |
| JPH0799738B2 (ja) | 半導体装置の製造方法 | |
| JPH0145224B2 (ja) | ||
| US5633526A (en) | Photodiode array and method for manufacturing the same | |
| JPH07114210B2 (ja) | 半導体装置の製造方法 | |
| US5523610A (en) | Photodiode array and method for manufacturing the same | |
| JPH0638510B2 (ja) | ダイオ−ドアレイの製造方法 | |
| US3807038A (en) | Process of producing semiconductor devices | |
| US3813761A (en) | Semiconductor devices | |
| US3860461A (en) | Method for fabricating semiconductor devices utilizing composite masking | |
| JPH02111077A (ja) | 半導体整流素子 | |
| US4320571A (en) | Stencil mask process for high power, high speed controlled rectifiers | |
| JP2830215B2 (ja) | 電荷転送装置の製造方法 | |
| JPS6258541B2 (ja) | ||
| JPS6337656A (ja) | シヨツトキ−バリアダイオ−ド | |
| GB1559473A (en) | Manufacturing infra-red detector elements | |
| JPS581542B2 (ja) | 半導体集積回路の製造方法 | |
| JPS61216340A (ja) | 半導体装置の製造方法 | |
| JPH01235269A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |