JPH0638593B2 - リセット信号判別回路 - Google Patents
リセット信号判別回路Info
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- JPH0638593B2 JPH0638593B2 JP62205090A JP20509087A JPH0638593B2 JP H0638593 B2 JPH0638593 B2 JP H0638593B2 JP 62205090 A JP62205090 A JP 62205090A JP 20509087 A JP20509087 A JP 20509087A JP H0638593 B2 JPH0638593 B2 JP H0638593B2
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Links
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 2
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Power Sources (AREA)
- Electronic Switches (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、通信機器等における電源投入時に発生するリ
セット信号と異常発生時ウォッチドッグタイマ回路より
発生する異常警報信号との判別回路に関するものであ
る。
セット信号と異常発生時ウォッチドッグタイマ回路より
発生する異常警報信号との判別回路に関するものであ
る。
（従来の技術） 第２図は、通信機器等に用いられているリセット信号判
別回路の第１の従来例を示す回路図、第３図はその動作
を説明するための波形図である。第２図及び第３図にお
いて、１はＯＲ回路で一方の入力１ａには、電源ＯＮ時
にコンデンサＣと抵抗Ｒとの時定数によって発生する微
分パルスがバッファ２を介して、リセット信号ＲＳＴと
して入力され、ＯＲ回路１の他方の入力１ｂには発振回
路３ａ、分周回路３ｂ及びカウンタ３ｃから構成される
ウォッチドッグタイマ回路３の出力信号が入力される。
この動作を第３図の波形図により説明すると所定周波数
で発振する水晶振動子等を用いた発振回路３ａよりのパ
ルス信号Ａを、分周回路３ｂにより１／ｎに分周してパ
ルス信号Ｂとし、このパルス信号ＢをカウンタＣで所定
数カウント後出力される出力信号である異常警報信号Ｃ
が入力される。ＯＲ回路１の出力１ｃからの出力信号Ｏ
Ｓ1 、即ちリセット信号ＲＳＴまたは異常警報信号Ｃは
制御部４に入力され、制御部４でリセット信号ＲＳＴと
異常警報信号Ｃの監視を行なっていた。
別回路の第１の従来例を示す回路図、第３図はその動作
を説明するための波形図である。第２図及び第３図にお
いて、１はＯＲ回路で一方の入力１ａには、電源ＯＮ時
にコンデンサＣと抵抗Ｒとの時定数によって発生する微
分パルスがバッファ２を介して、リセット信号ＲＳＴと
して入力され、ＯＲ回路１の他方の入力１ｂには発振回
路３ａ、分周回路３ｂ及びカウンタ３ｃから構成される
ウォッチドッグタイマ回路３の出力信号が入力される。
この動作を第３図の波形図により説明すると所定周波数
で発振する水晶振動子等を用いた発振回路３ａよりのパ
ルス信号Ａを、分周回路３ｂにより１／ｎに分周してパ
ルス信号Ｂとし、このパルス信号ＢをカウンタＣで所定
数カウント後出力される出力信号である異常警報信号Ｃ
が入力される。ＯＲ回路１の出力１ｃからの出力信号Ｏ
Ｓ1 、即ちリセット信号ＲＳＴまたは異常警報信号Ｃは
制御部４に入力され、制御部４でリセット信号ＲＳＴと
異常警報信号Ｃの監視を行なっていた。
また、前記ウォッチドッグタイマ回路３は周知のよう
に、装置に異常が発生したことを報知するために設けら
れたものであり、正常状態の場合は電源ＯＮ後所定周期
で制御部４から出力されるタイマリセット信号ＴＲＳを
カウンタ３ｃに入力することにより異常警報信号Ｃの出
力を抑止しており、装置に異常が発生し、タイマリセッ
ト信号ＴＲＳがカウンタ３ｃに所定時間経過しても入力
がないと、第３図に示すように異常警報信号ＣをＯＲ回
路１に出力することによって異常を報知する。
に、装置に異常が発生したことを報知するために設けら
れたものであり、正常状態の場合は電源ＯＮ後所定周期
で制御部４から出力されるタイマリセット信号ＴＲＳを
カウンタ３ｃに入力することにより異常警報信号Ｃの出
力を抑止しており、装置に異常が発生し、タイマリセッ
ト信号ＴＲＳがカウンタ３ｃに所定時間経過しても入力
がないと、第３図に示すように異常警報信号ＣをＯＲ回
路１に出力することによって異常を報知する。
第４図は、第２の従来例を示す回路図であり、本例は第
１の例の回路にランダムアクセスメモリ（以下、単にＲ
ＡＭ）５を追加し、電源ＯＮ時にＯＲ回路１を介してリ
セット信号ＲＳＴが制御部４に入力されたら、リセット
信号ＲＳＴに関するデータをＲＡＭ５に書き込んでおく
ことにより、リセット信号ＲＳＴと異常警報信号Ｃとの
判別を行なっていた。
１の例の回路にランダムアクセスメモリ（以下、単にＲ
ＡＭ）５を追加し、電源ＯＮ時にＯＲ回路１を介してリ
セット信号ＲＳＴが制御部４に入力されたら、リセット
信号ＲＳＴに関するデータをＲＡＭ５に書き込んでおく
ことにより、リセット信号ＲＳＴと異常警報信号Ｃとの
判別を行なっていた。
（発明が解決しようとする問題点） しかしながら、上記第１の例によれば、電源ＯＮ時のリ
セット信号ＲＳＴと装置に異常が発生した場合にウォッ
チドッグタイマ回路３より出力される異常警報信号Ｃと
をＯＲ回路１を介して制御部４に入力するようにしてい
るので、制御部４ではリセット信号ＲＳＴが入力された
のか異常警報信号Ｃが入力されたのか判別できないとい
う問題点があった。また、第２の例によれば、リセット
信号ＲＴＳと異常警報信号Ｃとの判別が可能であるが、
ソフトウェア上の暴走が発生してＲＡＭ５の内容が書き
換えられてしまい、その結果判別不可能になるという問
題点があった。
セット信号ＲＳＴと装置に異常が発生した場合にウォッ
チドッグタイマ回路３より出力される異常警報信号Ｃと
をＯＲ回路１を介して制御部４に入力するようにしてい
るので、制御部４ではリセット信号ＲＳＴが入力された
のか異常警報信号Ｃが入力されたのか判別できないとい
う問題点があった。また、第２の例によれば、リセット
信号ＲＴＳと異常警報信号Ｃとの判別が可能であるが、
ソフトウェア上の暴走が発生してＲＡＭ５の内容が書き
換えられてしまい、その結果判別不可能になるという問
題点があった。
本発明の目的は上記問題点に鑑み、ソフトウェアの暴走
等の影響を受けることなくリセット信号と異常警報信号
とを的確に判別できるリセット信号判別回路を提供する
ことにある。
等の影響を受けることなくリセット信号と異常警報信号
とを的確に判別できるリセット信号判別回路を提供する
ことにある。
（問題点を解決するための手段） 本発明は上記目的を達成するため、電源が投入される
と、リセット信号を発生するリセット信号発生部と装置
に異常が発生すると異常を報知するために異常警報信号
を発生するウォッチドッグタイマ回路と、前記リセット
信号により起動され１回出力したならば次のリセット信
号入力まで停止状態となるガード回路と、前記リセット
信号によりリセット状態となり、前記ガード回路の出力
に同期してセット状態となる状態保持回路と、前記リセ
ット信号及び異常警報信号を入力し、前記状態保持回路
がリセット状態ならば入力信号をリセット信号として判
別し、セット状態ならば入力信号を異常警報信号として
判別するとともに、リセット信号判別後に前記ガード回
路が出力をなすように制御を行なう制御部とを備えた。
と、リセット信号を発生するリセット信号発生部と装置
に異常が発生すると異常を報知するために異常警報信号
を発生するウォッチドッグタイマ回路と、前記リセット
信号により起動され１回出力したならば次のリセット信
号入力まで停止状態となるガード回路と、前記リセット
信号によりリセット状態となり、前記ガード回路の出力
に同期してセット状態となる状態保持回路と、前記リセ
ット信号及び異常警報信号を入力し、前記状態保持回路
がリセット状態ならば入力信号をリセット信号として判
別し、セット状態ならば入力信号を異常警報信号として
判別するとともに、リセット信号判別後に前記ガード回
路が出力をなすように制御を行なう制御部とを備えた。
（作用） 本発明によれば、電源を投入することによりリセット信
号が発生し制御部に入力されるとともに、このリセット
信号によりガード回路は起動状態となり状態保持回路は
リセット状態となる。一方、制御部は状態保持回路の監
視を行なっており、状態保持回路がリセット状態である
ことを認識することにより入力信号がリセット信号であ
ったことを知ることができる。また、リセット信号判別
後ガード回路の出力により状態保持回路はセット状態と
なり、次のリセット信号が発生するまでこの状態が保持
される。従って、制御部はセット状態時の入力信号はウ
ォッチドッグタイマ回路よりの異常警報信号として判別
することができる。
号が発生し制御部に入力されるとともに、このリセット
信号によりガード回路は起動状態となり状態保持回路は
リセット状態となる。一方、制御部は状態保持回路の監
視を行なっており、状態保持回路がリセット状態である
ことを認識することにより入力信号がリセット信号であ
ったことを知ることができる。また、リセット信号判別
後ガード回路の出力により状態保持回路はセット状態と
なり、次のリセット信号が発生するまでこの状態が保持
される。従って、制御部はセット状態時の入力信号はウ
ォッチドッグタイマ回路よりの異常警報信号として判別
することができる。
（実施例） 第１図は、本発明の一実施例を示す回路図であって、従
来と同一構成のものは同一符号を以て表わす。即ち、１
はＯＲ回路、２はバッファ、３は発振回路３ａ、分周回
路３ｂ、カウンタ３ｃより構成されるウォッチドッグタ
イマ回路である。また、１０はフリップフロップ（以
下、単にＦＦ）、１１はスリーステートバッファ、１２
は双方向バッファ、１３はガード回路、１４は制御部で
ある。
来と同一構成のものは同一符号を以て表わす。即ち、１
はＯＲ回路、２はバッファ、３は発振回路３ａ、分周回
路３ｂ、カウンタ３ｃより構成されるウォッチドッグタ
イマ回路である。また、１０はフリップフロップ（以
下、単にＦＦ）、１１はスリーステートバッファ、１２
は双方向バッファ、１３はガード回路、１４は制御部で
ある。
ＦＦ１０は、電源ＯＮ時に発生するリセット信号ＲＳＴ
をリセット端子Ｒに入力することによりリセット状態と
なり、出力端子Ｑから出力信号ＯＳ2 を低レベル「０」
としてスリーステートバッファ回路１１に出力する。ま
た、双方向バッファ回路１２の出力信号を高レベル
「１」で入力端子Ｄに入力しクロック端子ＣＬＫにガー
ド回路１３の出力信号を入力することによりセット状態
となり出力信号ＯＳ2 を高レベル「１」として出力端子
Ｑよりスリーステートバッファ１１に出力する。
をリセット端子Ｒに入力することによりリセット状態と
なり、出力端子Ｑから出力信号ＯＳ2 を低レベル「０」
としてスリーステートバッファ回路１１に出力する。ま
た、双方向バッファ回路１２の出力信号を高レベル
「１」で入力端子Ｄに入力しクロック端子ＣＬＫにガー
ド回路１３の出力信号を入力することによりセット状態
となり出力信号ＯＳ2 を高レベル「１」として出力端子
Ｑよりスリーステートバッファ１１に出力する。
スリーステートバッファ１１は、入力端子１１ａにＦＦ
１０の出力信号ＯＳ2 を入力し制御部１４よりの制御信
号を制御端子１１ｂに入力することにより出力端子１１
ｃより出力信号ＯＳ3 を双方向バッファ１２に出力す
る。
１０の出力信号ＯＳ2 を入力し制御部１４よりの制御信
号を制御端子１１ｂに入力することにより出力端子１１
ｃより出力信号ＯＳ3 を双方向バッファ１２に出力す
る。
双方向バッファ１２は、スリーステートバッファ１１の
出力信号ＯＳ3 を入力端子１２ａに入力し、制御部１４
よりの制御信号を出力制御端子１２ｂに入力することに
より、双方向出力端子１２ｃより入出力信号ＩＯＳを制
御部１４に出力するとともに、出力端子１２ｄより出力
信号ＯＳ4 をＦＦ１０の入力端子Ｄに出力する。
出力信号ＯＳ3 を入力端子１２ａに入力し、制御部１４
よりの制御信号を出力制御端子１２ｂに入力することに
より、双方向出力端子１２ｃより入出力信号ＩＯＳを制
御部１４に出力するとともに、出力端子１２ｄより出力
信号ＯＳ4 をＦＦ１０の入力端子Ｄに出力する。
ガード回路１３は、電源ＯＮ時に発生するリセット信号
ＲＳＴをセット端子１３ａに入力することにより起動状
態となり制御部１４よりの制御信号が入力端子１３ｂに
入力されると出力端子１３ｃよりクロック信号clk を高
レベル「１」としてＦＦ１０のクロック端子ＣＬＫに出
力し、この出力後次のリセット信号ＲＳＴがセット端子
１３ａに入力されるまで停止状態となる。
ＲＳＴをセット端子１３ａに入力することにより起動状
態となり制御部１４よりの制御信号が入力端子１３ｂに
入力されると出力端子１３ｃよりクロック信号clk を高
レベル「１」としてＦＦ１０のクロック端子ＣＬＫに出
力し、この出力後次のリセット信号ＲＳＴがセット端子
１３ａに入力されるまで停止状態となる。
制御部１４は、入力端子１４ａにＯＲ回路１の出力信号
ＯＳ1 、即ち、電源ＯＮ時に発生するリセット信号ＲＳ
Ｔまたは装置に異常が発生した場合にウォッチドッグタ
イマ回路３のカウンタ３ｃより出力される異常警報信号
Ｃを入力し、リセット信号ＲＳＴと異常警報信号Ｃとの
判別を行なう。また出力端子１４ｂより電源ＯＮ後、装
置が正常状態ならばタイマリセット信号ＴＲＳを所定間
隔でカウンタ３ｃに出力し、異常警報信号Ｃの出力を抑
止する。更に、出力端子１４ｃより制御信号ＣＴＬ1 を
スリーステートバッファ１１の制御端子１１ｂに出力
し、出力端子１４ｄより制御信号ＣＴＬ2 を双方向バッ
ファ１２の出力制御端子１２ｂに出力し、出力端子１４
ｅより制御信号ＣＴＬ 3を所定間隔でガード回路１３の
入力端子１３ｂに出力することにより、各々の回路の出
力を制御するとともに、双方向バッファ１２の双方向端
子１２ｃよりの入出力信号ＩＯＳを入出力端子１４ｆに
入力し双方向端子１２ｃの出力レベルを入出力端子ＩＯ
Ｓにより制御する。
ＯＳ1 、即ち、電源ＯＮ時に発生するリセット信号ＲＳ
Ｔまたは装置に異常が発生した場合にウォッチドッグタ
イマ回路３のカウンタ３ｃより出力される異常警報信号
Ｃを入力し、リセット信号ＲＳＴと異常警報信号Ｃとの
判別を行なう。また出力端子１４ｂより電源ＯＮ後、装
置が正常状態ならばタイマリセット信号ＴＲＳを所定間
隔でカウンタ３ｃに出力し、異常警報信号Ｃの出力を抑
止する。更に、出力端子１４ｃより制御信号ＣＴＬ1 を
スリーステートバッファ１１の制御端子１１ｂに出力
し、出力端子１４ｄより制御信号ＣＴＬ2 を双方向バッ
ファ１２の出力制御端子１２ｂに出力し、出力端子１４
ｅより制御信号ＣＴＬ 3を所定間隔でガード回路１３の
入力端子１３ｂに出力することにより、各々の回路の出
力を制御するとともに、双方向バッファ１２の双方向端
子１２ｃよりの入出力信号ＩＯＳを入出力端子１４ｆに
入力し双方向端子１２ｃの出力レベルを入出力端子ＩＯ
Ｓにより制御する。
次に、上記構成により動作を第５図の波形図に従って説
明する。なお、図中ｉは入力モード、θは出力モード
で、Ｚは出力ハイインピーダンス状態を示している。
明する。なお、図中ｉは入力モード、θは出力モード
で、Ｚは出力ハイインピーダンス状態を示している。
まず、装置の電源がＯＮされると、コンデンサＣと抵抗
Ｒの時定数により発生する微分パルスがバッファ２を介
して、リセット信号ＲＳＴとしてＯＲ回路１の入力端子
１ａに入力され、出力端子１ｃよりの主力信号ＯＳ1 が
制御部１４の入力端子１４ａに入力されるとともに、リ
セット信号ＲＳＴはＦＦ１０のリセット端子Ｒ及びガー
ド回路１３のセット端子１３ａに入力される。これによ
り、ＦＦ１０はリセット状態となり、出力端子Ｑより出
力信号ＯＳ2 を低レベル「０」として出力する。また、
制御部１４は、入力端子１４ａより出力信号ＯＳ1 を入
力したならば、出力端子１４ｃより制御信号ＣＴＬ1 を
スリーステートバッファ１１の制御端子１１ｂに出力す
るとともに、出力端子１４ｄより制御信号ＣＴＬ2 を双
方向バッファ１２の出力制御端子１２ｂに出力すること
により、低レベル「０」であるＦＦ１０の出力信号ＯＳ
2 を第５図に示す入出力信号ＩＯＳとして入出力端子１
４ｆに入力し、この入力によって入力端子１４ａに入力
された信号がリセット信号ＲＳＴであったことを認識す
る。
Ｒの時定数により発生する微分パルスがバッファ２を介
して、リセット信号ＲＳＴとしてＯＲ回路１の入力端子
１ａに入力され、出力端子１ｃよりの主力信号ＯＳ1 が
制御部１４の入力端子１４ａに入力されるとともに、リ
セット信号ＲＳＴはＦＦ１０のリセット端子Ｒ及びガー
ド回路１３のセット端子１３ａに入力される。これによ
り、ＦＦ１０はリセット状態となり、出力端子Ｑより出
力信号ＯＳ2 を低レベル「０」として出力する。また、
制御部１４は、入力端子１４ａより出力信号ＯＳ1 を入
力したならば、出力端子１４ｃより制御信号ＣＴＬ1 を
スリーステートバッファ１１の制御端子１１ｂに出力す
るとともに、出力端子１４ｄより制御信号ＣＴＬ2 を双
方向バッファ１２の出力制御端子１２ｂに出力すること
により、低レベル「０」であるＦＦ１０の出力信号ＯＳ
2 を第５図に示す入出力信号ＩＯＳとして入出力端子１
４ｆに入力し、この入力によって入力端子１４ａに入力
された信号がリセット信号ＲＳＴであったことを認識す
る。
次に、制御部１４は入出力信号ＩＯＳにより双方向バッ
ファ１２の双方向出力端子１２ｃのレベルを高レベル
「１」に制御する。これにより出力端子１２ｄから高レ
ベル「１」の出力信号ＯＳ4 がＦＦ１０の入力端子Ｄに
入力する。更に、制御部１４は制御信号ＣＴＬ2 を出力
端子１４ｄより高レベル「１」で双方向バッファ１２の
出力制御端子１２ｂに出力するとともに、出力端子１４
ｅより高レベル「１」の制御信号ＣＴＬ3 をガード回路
１３ｂに出力することにより、ガード回路１３の出力端
子１３ｃよりクロック信号clk がＦＦ１０のクロック端
子ＣＬＫに出力され、ＦＦ１０はセット状態となり出力
信号ＯＳ2 は高レベル「１」として出力端子Ｑより出力
される。また、ガード回路１３はクロック信号clk を出
力後停止状態となり、次のリセット信号ＲＳＴがセット
端子１３ａに入力されるまで停止状態が保持される。従
ってＦＦ１０の出力信号ＯＳ2 も次のリセット信号ＲＳ
Ｔがリセット端子Ｒに入力されるまでは高レベル「１」
で固定されることになる。
ファ１２の双方向出力端子１２ｃのレベルを高レベル
「１」に制御する。これにより出力端子１２ｄから高レ
ベル「１」の出力信号ＯＳ4 がＦＦ１０の入力端子Ｄに
入力する。更に、制御部１４は制御信号ＣＴＬ2 を出力
端子１４ｄより高レベル「１」で双方向バッファ１２の
出力制御端子１２ｂに出力するとともに、出力端子１４
ｅより高レベル「１」の制御信号ＣＴＬ3 をガード回路
１３ｂに出力することにより、ガード回路１３の出力端
子１３ｃよりクロック信号clk がＦＦ１０のクロック端
子ＣＬＫに出力され、ＦＦ１０はセット状態となり出力
信号ＯＳ2 は高レベル「１」として出力端子Ｑより出力
される。また、ガード回路１３はクロック信号clk を出
力後停止状態となり、次のリセット信号ＲＳＴがセット
端子１３ａに入力されるまで停止状態が保持される。従
ってＦＦ１０の出力信号ＯＳ2 も次のリセット信号ＲＳ
Ｔがリセット端子Ｒに入力されるまでは高レベル「１」
で固定されることになる。
また、制御部１４は出力端子１４ｂよりタイマリセット
信号ＴＲＳを電源ＯＮ時より所定間隔でウォッチドッグ
タイマ回路３のカウンタ３ｃに出力し、異常警報信号Ｃ
の発生を抑止している。ここで、装置に異常が発生し制
御部１４からタイマリセット信号ＴＲＳが出力されない
と、カウンタ３ｃより異常警報信号ＣがＯＲ回路１の入
力端子１ｂに入力され、ＯＲ回路１の出力端子１ｃより
出力信号ＯＳ1 が制御部１４の入力端子１４ａに入力す
る。制御部１４はこの入力により、出力端子１４ｃより
制御信号ＣＴＬ1 をスリーステートバッファ１１の制御
端子１１ｂに出力するとともに、出力端子１４ｄより双
方向バッファ１２の出力制御端子１２ｂに出力すること
により、高レベル「１」であるＦＦ１０の出力信号ＯＳ
2 を入出力信号ＩＯＳとして入出力端子１４ｆを介して
入力する。この入力によって入力端子１４ａに入力され
た信号が異常警報信号Ｃであったことを認識する。
信号ＴＲＳを電源ＯＮ時より所定間隔でウォッチドッグ
タイマ回路３のカウンタ３ｃに出力し、異常警報信号Ｃ
の発生を抑止している。ここで、装置に異常が発生し制
御部１４からタイマリセット信号ＴＲＳが出力されない
と、カウンタ３ｃより異常警報信号ＣがＯＲ回路１の入
力端子１ｂに入力され、ＯＲ回路１の出力端子１ｃより
出力信号ＯＳ1 が制御部１４の入力端子１４ａに入力す
る。制御部１４はこの入力により、出力端子１４ｃより
制御信号ＣＴＬ1 をスリーステートバッファ１１の制御
端子１１ｂに出力するとともに、出力端子１４ｄより双
方向バッファ１２の出力制御端子１２ｂに出力すること
により、高レベル「１」であるＦＦ１０の出力信号ＯＳ
2 を入出力信号ＩＯＳとして入出力端子１４ｆを介して
入力する。この入力によって入力端子１４ａに入力され
た信号が異常警報信号Ｃであったことを認識する。
本実施例によれば、電源ＯＮ時にだけガード回路１３を
起動状態することによってＦＦ１０のセット状態を次の
リセット信号ＲＳＴが入力されるまで固定することがで
き、ＦＦ１０の状態を示す出力信号ＯＳ2 が高レベルか
低レベルかを判別することによって、制御部１４は入力
端子１４ａに入力してきた信号がリセット信号か異常警
報信号かを的確に判別することができる。
起動状態することによってＦＦ１０のセット状態を次の
リセット信号ＲＳＴが入力されるまで固定することがで
き、ＦＦ１０の状態を示す出力信号ＯＳ2 が高レベルか
低レベルかを判別することによって、制御部１４は入力
端子１４ａに入力してきた信号がリセット信号か異常警
報信号かを的確に判別することができる。
（発明の効果） 本発明は以上説明したように構成されているので、以下
に記載されるような効果を奏する。
に記載されるような効果を奏する。
リセット信号と異常警報信号との判別を行なう回路をハ
ードウェアで構成したことにより、ソフトウェアにおけ
る暴走等が発生しても、判別も行なう処理に全く影響を
受けることがなく、正確に判別できる。
ードウェアで構成したことにより、ソフトウェアにおけ
る暴走等が発生しても、判別も行なう処理に全く影響を
受けることがなく、正確に判別できる。
また、ガード回路、論理回路、双方向バッファ回路、ス
リーステートバッファ回路で、判別を行なう情報を提供
する状態保持回路を構成したことにより、部品点数と製
造工程が少なくなり、小型で安価な装置を提供できる。
リーステートバッファ回路で、判別を行なう情報を提供
する状態保持回路を構成したことにより、部品点数と製
造工程が少なくなり、小型で安価な装置を提供できる。
また、リセット信号入力時は、制御部の内部メモリはす
べてクリアされるが、異常警報信号入力時は、内部メモ
リの一部を維持されるというように、入力信号によって
制御部の制御方法を変更することも可能となる。
べてクリアされるが、異常警報信号入力時は、内部メモ
リの一部を維持されるというように、入力信号によって
制御部の制御方法を変更することも可能となる。
また、判別の基準となる出力信号ＯＳ２を自動的に設定
し、その基準値を用いてリセット信号RST又は異常警報
信号Ｃのどちらか一方を選択し、出力するため、予め判
別の基準となる出力信号ＯＳ２を設定しておく必要はな
い。
し、その基準値を用いてリセット信号RST又は異常警報
信号Ｃのどちらか一方を選択し、出力するため、予め判
別の基準となる出力信号ＯＳ２を設定しておく必要はな
い。
第１図は本発明の一実施例を示す回路図、第２図は第１
の従来例を示す回路図、第３図は第２図の動作を説明す
るための波形図、第４図は第２の従来例を示す回路図、
第５図は第１図の動作を説明するための波形図である。 図中、１……ＯＲ回路、２……バッファ、３……ウォッ
チドッグタイマ回路、３ａ……発振回路、３ｂ……分周
回路、３ｃ……カウンタ、１０……フリップフロップ
（ＦＦ）、１１……スリーステートバッファ、１２……
双方向バッファ、１３……ガード回路、１４……制御
部。
の従来例を示す回路図、第３図は第２図の動作を説明す
るための波形図、第４図は第２の従来例を示す回路図、
第５図は第１図の動作を説明するための波形図である。 図中、１……ＯＲ回路、２……バッファ、３……ウォッ
チドッグタイマ回路、３ａ……発振回路、３ｂ……分周
回路、３ｃ……カウンタ、１０……フリップフロップ
（ＦＦ）、１１……スリーステートバッファ、１２……
双方向バッファ、１３……ガード回路、１４……制御
部。
Claims (1)
- 【請求項１】電源が投入されるとリセット信号を発生す
るリセット信号発生部と、 装置に異常が発生すると異常を報知するために異常警報
信号を発生するウォッチドッグタイマ回路と、 前記リセット信号と前記異常警報信号とを入力し、該入
力信号の識別を判別し、制御信号を出力する制御部とに
より構成されるリセット信号判別回路において、 前記リセット信号により起動され１回出力したならば次
のリセット信号入力まで停止状態となるガード回路と、 リセット状態又はセット状態のいずれかの状態の保持を
行なう状態保持回路を設け、 前記状態保持回路は、 リセット端子に前記リセット信号を入力することにより
リセット状態となり低レベル信号を出力し、データ端子
に信号を入力することによりセット状態となり高レベル
信号を出力するＤフリップフロップ回路と、 前記低又は高レベル信号と前記制御信号とを入力し、該
入力信号の状態により、信号を出力するスリーステート
バッファ回路と、 前記スリーステートバッファ回路からの出力信号と前記
制御信号を入力し、該入力信号の状態により、信号を出
力する双方向バッファ回路とにより構成され、 前記制御部は、前記状態保持回路の状態がリセット状態
である場合は入力信号をリセット信号と判別し、前記状
態保持回路の状態がセット状態である場合は入力信号を
異常警報信号と判別することを特徴とするリセット信号
判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205090A JPH0638593B2 (ja) | 1987-08-20 | 1987-08-20 | リセット信号判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205090A JPH0638593B2 (ja) | 1987-08-20 | 1987-08-20 | リセット信号判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449444A JPS6449444A (en) | 1989-02-23 |
| JPH0638593B2 true JPH0638593B2 (ja) | 1994-05-18 |
Family
ID=16501263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205090A Expired - Lifetime JPH0638593B2 (ja) | 1987-08-20 | 1987-08-20 | リセット信号判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638593B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113467591B (zh) * | 2021-07-08 | 2023-04-11 | 南昌华勤电子科技有限公司 | 复合信号复位电路、方法及服务器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169219A (ja) * | 1982-03-31 | 1983-10-05 | Nec Home Electronics Ltd | マイクロコンピユ−タのメモリ内容保持方式 |
| JPS6184902U (ja) * | 1984-11-08 | 1986-06-04 | ||
| JPS62235621A (ja) * | 1986-02-28 | 1987-10-15 | Nec Home Electronics Ltd | リセツト判別回路 |
-
1987
- 1987-08-20 JP JP62205090A patent/JPH0638593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449444A (en) | 1989-02-23 |
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