JPH0644162A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH0644162A JPH0644162A JP4199932A JP19993292A JPH0644162A JP H0644162 A JPH0644162 A JP H0644162A JP 4199932 A JP4199932 A JP 4199932A JP 19993292 A JP19993292 A JP 19993292A JP H0644162 A JPH0644162 A JP H0644162A
- Authority
- JP
- Japan
- Prior art keywords
- communication control
- control processor
- communication
- processor
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- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 通信制御プロセッサの処理能力を有効に使用
できるようにする。 【構成】 複数の通信制御ＬＳＩに接続された複数の通
信制御プロセッサに通信制御プロセッサ選択回路が接続
され、通信制御プロセッサが通信制御ＬＳＩ間のデータ
転送制御およびトラヒック情報の収集を行い、通信制御
ＬＳＩが通信回線とのインタフェース制御を行い、通信
プロセッサ選択回路が通信制御プロセッサ配下の通信制
御ＬＳＩのトラヒック量を入力し、トラヒック量の少な
い通信制御プロセッサに対して通信制御ＬＳＩを接続す
る制御を行う。
できるようにする。 【構成】 複数の通信制御ＬＳＩに接続された複数の通
信制御プロセッサに通信制御プロセッサ選択回路が接続
され、通信制御プロセッサが通信制御ＬＳＩ間のデータ
転送制御およびトラヒック情報の収集を行い、通信制御
ＬＳＩが通信回線とのインタフェース制御を行い、通信
プロセッサ選択回路が通信制御プロセッサ配下の通信制
御ＬＳＩのトラヒック量を入力し、トラヒック量の少な
い通信制御プロセッサに対して通信制御ＬＳＩを接続す
る制御を行う。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理における通信
制御に利用する。本発明は、通信制御プロセッサの処理
能力を有効に使用することができる通信制御装置に関す
る。
制御に利用する。本発明は、通信制御プロセッサの処理
能力を有効に使用することができる通信制御装置に関す
る。
【０００２】
【従来の技術】従来の通信制御装置は図３に示すよう
に、一つのバス１１に複数の通信制御プロセッサ１およ
び２が接続され、この通信制御プロセッサ１および２そ
れぞれに複数の通信制御ＬＳＩ１−１〜１−ｎおよび２
−１〜２−ｎが接続されて構成されている。通信制御プ
ロセッサ１および２は通信制御ＬＳＩ１−１〜１−ｎお
よび２−１〜２−ｎ間のデータ転送制御を行い、通信制
御ＬＳＩ１−１〜１−ｎおよび２−１〜２−ｎは通信回
路とのインタフェース制御を行う。さらに、通信制御プ
ロセッサ１および２は、その配下の通信制御ＬＳＩ１−
１〜１−ｎまたは２−１〜２−ｎとの間のデータ転送制
御を行うことにより、通信制御ＬＳＩ１−１〜１−ｎお
よび２−１〜２−ｎ間のデータ転送制御を行う。
に、一つのバス１１に複数の通信制御プロセッサ１およ
び２が接続され、この通信制御プロセッサ１および２そ
れぞれに複数の通信制御ＬＳＩ１−１〜１−ｎおよび２
−１〜２−ｎが接続されて構成されている。通信制御プ
ロセッサ１および２は通信制御ＬＳＩ１−１〜１−ｎお
よび２−１〜２−ｎ間のデータ転送制御を行い、通信制
御ＬＳＩ１−１〜１−ｎおよび２−１〜２−ｎは通信回
路とのインタフェース制御を行う。さらに、通信制御プ
ロセッサ１および２は、その配下の通信制御ＬＳＩ１−
１〜１−ｎまたは２−１〜２−ｎとの間のデータ転送制
御を行うことにより、通信制御ＬＳＩ１−１〜１−ｎお
よび２−１〜２−ｎ間のデータ転送制御を行う。
【０００３】
【発明が解決しようとする課題】このような従来の通信
制御装置は、通信制御ＬＳＩが固定的に通信制御プロセ
ッサに接続されているため、通信制御プロセッサはその
配下の通信制御ＬＳＩの処理能力の総和以上の処理能力
をもつ必要があり、そのためにトラヒック量が少ないと
きにプロセッサの処理能力が有効に利用されない問題が
あった。
制御装置は、通信制御ＬＳＩが固定的に通信制御プロセ
ッサに接続されているため、通信制御プロセッサはその
配下の通信制御ＬＳＩの処理能力の総和以上の処理能力
をもつ必要があり、そのためにトラヒック量が少ないと
きにプロセッサの処理能力が有効に利用されない問題が
あった。
【０００４】本発明はこのような問題を解決するもの
で、個々の通信制御プロセッサが高い処理能力を有して
いなくても、その処理能力を有効に利用し多くのデータ
処理を行うことができる装置を提供することを目的とす
る。
で、個々の通信制御プロセッサが高い処理能力を有して
いなくても、その処理能力を有効に利用し多くのデータ
処理を行うことができる装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、通信回線との
インタフェース制御を行う多数の通信制御ＬＳＩと、こ
の通信制御ＬＳＩの１以上を配下としそれぞれの間のデ
ータ転送を制御するとともにそのトラヒック量の収集を
行う複数の通信制御プロセッサと、この複数の通信制御
プロセッサが接続された一つのバスとを備えた通信制御
装置において、前記通信制御プロセッサおよびその配下
にある通信制御ＬＳＩのトラヒック量を監視し、トラヒ
ック量の少ない通信制御プロセッサにトラヒック量の多
い通信制御ＬＳＩを接続する通信制御プロセッサ選択回
路を備えたことを特徴とする。
インタフェース制御を行う多数の通信制御ＬＳＩと、こ
の通信制御ＬＳＩの１以上を配下としそれぞれの間のデ
ータ転送を制御するとともにそのトラヒック量の収集を
行う複数の通信制御プロセッサと、この複数の通信制御
プロセッサが接続された一つのバスとを備えた通信制御
装置において、前記通信制御プロセッサおよびその配下
にある通信制御ＬＳＩのトラヒック量を監視し、トラヒ
ック量の少ない通信制御プロセッサにトラヒック量の多
い通信制御ＬＳＩを接続する通信制御プロセッサ選択回
路を備えたことを特徴とする。
【０００６】
【作用】通信制御プロセッサが通信制御ＬＳＩとの間の
データ転送制御およびトラヒック情報の収集を行い、通
信制御ＬＳＩが通信回線とのインタフェース制御を行っ
てデータ通信を実行する。このデータ通信実行中、通信
制御プロセッサ選択回路が通信制御プロセッサ配下の通
信制御ＬＳＩのトラヒック量を入力し、トラヒック量の
少ない通信制御プロセッサに対しトラヒック量の多い通
信制御ＬＳＩを接続する。
データ転送制御およびトラヒック情報の収集を行い、通
信制御ＬＳＩが通信回線とのインタフェース制御を行っ
てデータ通信を実行する。このデータ通信実行中、通信
制御プロセッサ選択回路が通信制御プロセッサ配下の通
信制御ＬＳＩのトラヒック量を入力し、トラヒック量の
少ない通信制御プロセッサに対しトラヒック量の多い通
信制御ＬＳＩを接続する。
【０００７】このように分散処理を行うことによって、
個々の通信制御プロセッサが高い処理能力を有していな
くても、能力以上のデータ処理を行うことができる。
個々の通信制御プロセッサが高い処理能力を有していな
くても、能力以上のデータ処理を行うことができる。
【０００８】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図、図２
は本発明実施例における通信制御プロセッサ選択回路３
の構成を示すブロック図である。
る。図１は本発明実施例の構成を示すブロック図、図２
は本発明実施例における通信制御プロセッサ選択回路３
の構成を示すブロック図である。
【０００９】本発明実施例は、通信回線とのインタフェ
ース制御を行う多数の通信制御ＬＳＩ１−１〜１−ｎお
よび２−１〜２−ｎと、この通信制御ＬＳＩ１−１〜ｎ
および２−１〜２−ｎの１以下を配下としそれぞれの間
のデータ転送を制御するとともにそのトラヒック量の収
集を行う通信制御プロセッサ１および２と、この通信制
御プロセッサ１および２が接続された一つのバス１１と
を備え、さらに、本発明の特徴として、通信制御プロセ
ッサ１、２およびその配下にある通信制御ＬＳＩ１−１
〜１〜ｎおよび２−１〜２−ｎのトラヒック量を監視
し、トラヒック量の少ない通信制御プロセッサ１または
２にトラヒック量の多い通信制御ＬＳＩ２−１〜２−ｎ
または１−１〜１−ｎのいずれかを接続する通信制御プ
ロセッサ選択回路３を備える。
ース制御を行う多数の通信制御ＬＳＩ１−１〜１−ｎお
よび２−１〜２−ｎと、この通信制御ＬＳＩ１−１〜ｎ
および２−１〜２−ｎの１以下を配下としそれぞれの間
のデータ転送を制御するとともにそのトラヒック量の収
集を行う通信制御プロセッサ１および２と、この通信制
御プロセッサ１および２が接続された一つのバス１１と
を備え、さらに、本発明の特徴として、通信制御プロセ
ッサ１、２およびその配下にある通信制御ＬＳＩ１−１
〜１〜ｎおよび２−１〜２−ｎのトラヒック量を監視
し、トラヒック量の少ない通信制御プロセッサ１または
２にトラヒック量の多い通信制御ＬＳＩ２−１〜２−ｎ
または１−１〜１−ｎのいずれかを接続する通信制御プ
ロセッサ選択回路３を備える。
【００１０】この通信制御プロセッサ選択回路３には各
通信制御ＬＳＩ３−１〜３−ｍと図１に示す通信制御プ
ロセッサ１または２との接続を切換える切換えスイッチ
ａ〜ｍと、通信制御ＬＳＩ３−１〜３−ｍへの出力を受
け切換えスイッチａ〜ｍの切換えを制御するＣＰＵ１２
とが含まれる。
通信制御ＬＳＩ３−１〜３−ｍと図１に示す通信制御プ
ロセッサ１または２との接続を切換える切換えスイッチ
ａ〜ｍと、通信制御ＬＳＩ３−１〜３−ｍへの出力を受
け切換えスイッチａ〜ｍの切換えを制御するＣＰＵ１２
とが含まれる。
【００１１】通信制御プロセッサ１には通信制御ＬＳＩ
１−１〜１−ｎが固定的に接続されていてトラヒック量
が少ないときは通信制御ＬＳＩ２−１〜２−ｎのいずれ
かが接続される。また、通信制御プロセッサ２には通信
制御ＬＳＩ２−１〜２−ｎが固定的に接続されていてト
ラヒック量が少ないときは通信制御ＬＳＩ１−１〜１−
ｎのいずれかが接続される。通信制御プロセッサ選択回
路３は、通信制御プロセッサ１および２のトラヒック量
を監視し、通信制御ＬＳＩ１−１〜１−ｎまたは２−１
〜２−ｎと通信制御プロセッサ１または２を接続する。
１−１〜１−ｎが固定的に接続されていてトラヒック量
が少ないときは通信制御ＬＳＩ２−１〜２−ｎのいずれ
かが接続される。また、通信制御プロセッサ２には通信
制御ＬＳＩ２−１〜２−ｎが固定的に接続されていてト
ラヒック量が少ないときは通信制御ＬＳＩ１−１〜１−
ｎのいずれかが接続される。通信制御プロセッサ選択回
路３は、通信制御プロセッサ１および２のトラヒック量
を監視し、通信制御ＬＳＩ１−１〜１−ｎまたは２−１
〜２−ｎと通信制御プロセッサ１または２を接続する。
【００１２】図３は通信制御プロセッサ選択回路動作の
流れを示すフローチャートである。まず、通信制御プロ
セッサ１および２のトラヒック量を取込むとともに、通
信制御ＬＳＩ３−１〜３−ｍのトラヒック量を取り込
み、現接続でよいか否かを判断する。現接続でよければ
制御をもとに戻し、現接続では問題があると判断したと
きには、新たな接続パターンを発行して各切換えスイッ
チａ〜ｍを制御する。
流れを示すフローチャートである。まず、通信制御プロ
セッサ１および２のトラヒック量を取込むとともに、通
信制御ＬＳＩ３−１〜３−ｍのトラヒック量を取り込
み、現接続でよいか否かを判断する。現接続でよければ
制御をもとに戻し、現接続では問題があると判断したと
きには、新たな接続パターンを発行して各切換えスイッ
チａ〜ｍを制御する。
【００１３】図４は本発明実施例における通信プロセッ
サのトラヒック量の変化の例を示す図である。このよう
に通信制御プロセッサ１のトラヒック量が多く、通信制
御プロセッサ２のトラヒック量が少ない時間ｔ0 〜ｔ1
の間は通信制御ＬＳＩ２−１〜２−ｎのいずれかが通信
制御プロセッサ２に接続される。また、時間ｔ1 以降の
ように通信制御プロセッサ１のトラヒック量が少なく、
通信制御プロセッサ２のトラヒック量が多い場合には通
信制御ＬＳＩ２−１〜２−ｎは通信制御プロセッサ１に
接続される。
サのトラヒック量の変化の例を示す図である。このよう
に通信制御プロセッサ１のトラヒック量が多く、通信制
御プロセッサ２のトラヒック量が少ない時間ｔ0 〜ｔ1
の間は通信制御ＬＳＩ２−１〜２−ｎのいずれかが通信
制御プロセッサ２に接続される。また、時間ｔ1 以降の
ように通信制御プロセッサ１のトラヒック量が少なく、
通信制御プロセッサ２のトラヒック量が多い場合には通
信制御ＬＳＩ２−１〜２−ｎは通信制御プロセッサ１に
接続される。
【００１４】
【発明の効果】以上説明したように本発明によれば、通
信制御プロセッサのトラヒック量が少ないときに、多く
の通信制御ＬＳＩを接続することにより、通信制御プロ
セッサの処理能力を有効に使用することができる効果が
ある。
信制御プロセッサのトラヒック量が少ないときに、多く
の通信制御ＬＳＩを接続することにより、通信制御プロ
セッサの処理能力を有効に使用することができる効果が
ある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例における通信制御プロセッサ選択
回路の構成を示すブロック図。
回路の構成を示すブロック図。
【図３】本発明実施例における通信制御プロセッサ選択
回路の動作の流れを示すフローチャート。
回路の動作の流れを示すフローチャート。
【図４】本発明実施例における通信制御プロセッサ選択
回路の動作を説明する図。
回路の動作を説明する図。
【図５】従来例の構成を示すブロック図。
１、２ 通信制御プロセッサ １−１〜１−ｎ、２−１〜２−ｎ、３−１〜３−ｍ 通
信制御ＬＳＩ ３ 通信制御プロセッサ選択回路 １１ バス １２ ＣＰＵ ａ〜ｍ 切換えスイッチ
信制御ＬＳＩ ３ 通信制御プロセッサ選択回路 １１ バス １２ ＣＰＵ ａ〜ｍ 切換えスイッチ
Claims (1)
- 【請求項１】 通信回線とのインタフェース制御を行う
多数の通信制御ＬＳＩと、 この通信制御ＬＳＩの１以上を配下としそれぞれの間の
データ転送を制御するとともにそのトラヒック量の収集
を行う複数の通信制御プロセッサと、 この複数の通信制御プロセッサが接続された一つのバス
とを備えた通信制御装置において、 前記通信制御プロセッサおよびその配下にある通信制御
ＬＳＩのトラヒック量を監視し、トラヒック量の少ない
通信制御プロセッサにトラヒック量の多い通信制御ＬＳ
Ｉを接続する通信制御プロセッサ選択回路を備えたこと
を特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199932A JPH0644162A (ja) | 1992-07-27 | 1992-07-27 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199932A JPH0644162A (ja) | 1992-07-27 | 1992-07-27 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644162A true JPH0644162A (ja) | 1994-02-18 |
Family
ID=16415995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199932A Pending JPH0644162A (ja) | 1992-07-27 | 1992-07-27 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1887743A1 (en) * | 2006-07-31 | 2008-02-13 | Sap Ag | Method and system to adaptively manage the quality of service of interactions between smart item networks and enterprise applications |
-
1992
- 1992-07-27 JP JP4199932A patent/JPH0644162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1887743A1 (en) * | 2006-07-31 | 2008-02-13 | Sap Ag | Method and system to adaptively manage the quality of service of interactions between smart item networks and enterprise applications |
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